Schaltungsdesign mit VHDL

C Anwendung von VHDL
Aus dieser Beschreibung kann man nicht nur ableiten, wie man prinzipiell
ein Latch modelliert, sondern auch die Gefahr der Synthese unerwünschter
Speicherelemente bei unvollständigen IF-Anweisungen
in VHDL-Modellen erkennen. Immer dann, wenn in einer IF-Anweisung
bestimmte Signale nur in einem Teil der Zweige auf der linken
Seite von Signalzuweisungen stehen, muß ein Speicherelement erzeugt
werden. Dies gilt auch für unvollständige Zuweisungen in CASE-Anweisungen.
2.4.2 Flip-Flops
Flip-Flops unterscheiden sich von Latches durch ihre Taktflankensteuerung.
Zur Modellierung muß ein Pegelübergang an einem Taktsignal
erkannt werden, wozu sich das VHDL-Attribut EVENT eignet.
Dieses Attribut bezieht man auf das Taktsignal und plaziert es in einem
Prozeß entweder in einer WAIT- oder in einer IF-Anweisung:
ENTITY dff IS
PORT (clk,d: IN std_ulogic;
q: OUT std_ulogic);
END dff;
ARCHITECTURE variante1 OF dff IS
BEGIN
PROCESS
BEGIN
WAIT UNTIL clk'EVENT AND clk = '1';
q