Schaltungsdesign mit VHDL

2.1.2 Strukturale Modellierung
2 VHDL-Übungsbeispiele
p Beschreiben Sie einen Halbaddierer, der aus einem AND2- und
einem XOR2-Gatter aufgebaut werden soll.
Schreiben Sie zunächst eine Entity mit den Eingangssignalen
sum_a und sum_b sowie den Ausgangssignalen sum und
carry.
Erstellen Sie dazu eine strukturale Architektur.
p Beschreiben Sie einen 1-Bit Volladdierer
mit den Eingängen: in_1, in_2, in_carry,
und den Ausgängen: sum, carry.
p
Das strukturale Modell soll aus zwei Halbaddierern und einem
OR2-Gatter aufgebaut werden.
Erstellen Sie ein strukturales Modell für einen 8-Bit Ripple-
Carry Addierer
mit den Eingängen: in_1(7 DOWNTO 0),
in_2(7 DOWNTO 0),
in_carry,
und den Ausgängen: sum(7 DOWNTO 0),
carry.
p
Verwenden Sie die GENERATE-Anweisung und Volladdierer.
Konfigurieren Sie das hierarchische Modell des 8-Bit-Addierers.
Als Basisgatter stehen folgende VHDL-Modelle zur Verfügung:
m or2 (behavioral)
Eingänge: a und b, Ausgang: y
m and2 (behavioral)
Eingänge: a und b, Ausgang: y
m exor (behavioral)
Eingänge: sig_a und sig_b, Ausgang: sig_y.
© G. Lehmann/B. Wunder/M. Selz 289