Digitaltechnik (#2031) Wintersemester 2007/2008 Kapitel 0 ...

FH Wiesbaden 

FB Informationstechnologie & Elektrotechnik 

Dr.-Ing. Ralf Herber 

Digitaltechnik (#2031) 

Wintersemester 2007/2008 

Kapitel 0 

Einführung 

� Organisatorisches 

� Inhalte der Lehrveranstaltung 

� Literatur, Links 

Stand:10.10.2007

Organisatorisches 

� Lehrveranstaltung 

� Teilnehmer: 1. Semester Grundstudium Informatik Bachelor 

� Vorlesung und Übung (2+1), Praktikum separat 

� Unterlagen, Quellen 

� Vorlesungsunterlagen, Übungen: 

http://www.ite.fh-wiesbaden.de/~herber/ 

� Prof. Georg Fries: PowerPoint-Folien, Übungen, Klausuren 

http://www.ite.fh-wiesbaden.de/~fries/ 

"Digitaltechnik für Informatiker" 

� Skript Digitaltechnik: http://www.ite.fh-wiesbaden.de/~obermann/ 

� Klausur 

� Prüfungsleistung: Klausur Anfang Februar 2008 (geplant: 6.2.2008) 

� Ansprechpartner: 

� Ralf Herber (ralf.herber@t-systems.com) 

� Prof. Herbert Schneider-Obermann: 

� Dipl.-Ing. Andreas Grothe (grothe@informatik.fh-wiesbaden.de) 

© G. Fries 

2

Organisatorisches, Termine 

� Vorlesung Mi, 07:45 - 09:15 (Herber) 

� Übungen Mi, 09:30 – 11:00 und 11:15 – 12:45 (Herber) 

� Praktikum siehe Aushang (Grothe, Thoss) 

© G. Fries 

3

Organisatorisches, Termine 

1 

2 

3 

4 

5 

6 

7 

8 

9 

10 

11 

12 

13 

17.10.2007 















Vorlesung 

07:45 - 09:15 

Raum AUDIMAX 

Vorlesung Start 

Weihnachtspause 24.12.2007 - 04.01.2008 

entfällt 

Vorlesung/ 

Fragestunde 

Klausur 

© G. Fries 

Übung 

09:30 – 11:00 

Raum A 112 

A1 

B1 

A2 

B2 

A3 

B3 

A4 

B4 

A5 

B5 

- 

A6 

B6 

A7 und B7 

Fragestunde 

- 

Übung 

11:15 – 12:45 

Raum A 112 

C1 

D1 

C2 

D2 

C3 

D3 

C4 

D4 

C5 

D5 

C6 

D6 

C7 und D7 

Fragestunde 

4

Inhalte 

1. Einführung 

Inhalte, Digitale Systeme, Historie, Applikation 

2. Zahlensysteme 

Polyadische Systeme, Hexadezimalsystem, Dualsystem, Festkomma-Arithmetik 

3. Elektrotechnische Grundlagen 

Strom, Spannung, Leistung, Passive Bauelemente 

4. Schaltalgebra (Boolesche Algebra) 

Definitionen, Schaltfunktionen, Theoreme, Minimierung, KV-Diagramm 

5. Kombinatorische Schaltungen 

Codes, Codeumsetzer, Multiplexer, Demultiplexer, Addierer, 

Analyse, Entwurf und Beschreibung von Schaltnetzen 

6. Sequentielle Logik 

Flip-Flops, Schieberegister 

7. Programmierbare Logik 

PLD, CPLD 

8. Systematische Beschreibung von Schaltwerken 

Moore/Mealy 

9. Übungen 

© G. Fries 

5

Literatur 

� Elektrotechnik 

� Lunze, Klaus: Einführung in die 

Elektrotechnik, Hüthig 

� Schneider-Obermann: Basiswissen der 

Elektro-, Digital- und Informationstechnik 

(Erscheint im Oktober 2006), Vieweg 

� Digitaltechnik 

� K. Urbanski, R. Woitowitz: Digitaltechnik, 4. 

Aufl. 2004, Springer, 

EUR 39,95 

� J. Borgmeyer: „Grundlagen der Digitaltechnik“, 

2. Aufl. 2001, Hanser, 

EUR 24,90 

� J. Wakerly: „Digital Design“, 3 Aufl. 2000, 

Prentice Hall, mit Xilinx Student- Edition 

Software, ~ Euro 90 

� H. Bremer: „Digitaltechnik interaktiv!“, 1998, 

Springer, mit Design Lab Software, 

EUR 27,95 

� Schauen Sie in unsere Bibliothek! 

© G. Fries 

6

FH Wiesbaden 



Kapitel 1 

Einführung 

� Digitale Systeme 

Stand:14.09.2005

Analog versus Digital 

� Physikalische Größe 

� Temperatur, Geschwindigkeit, elektrische Spannung 

� Quantität 

� Menge bzw. Größe wird gemessen, aufgezeichnet oder verarbeitet 

� Analog 

� Tachometer, Thermometer, Drehspulinstrument 

� Variation in einem kontinuierlichen Bereich, kontinuierliche Anzeige 

� Theoretisch große Genauigkeit 

� Problem Ablesefehler, z.B. Parallaxefehler bei Zeigerinstrument 

� Digital 

� Nicht in proportionalen Mengen, sondern quantisiert 

� Diskrete Schritte, Digitaluhr: Stunden-Minuten-Sekunden 

© G. Fries 

12:34:23 

� Anzeige nicht mit Zeiger, sondern mit Symbolen: „Digits“ (Ziffern) 

8

x( t) 

x( Δt) 

6 

5 

4 

3 

2 

1 

Wert- und Zeitdiskret 

wert- und zeitkontinuierlich 

wert- und zeitdiskret, „gerastert“ 

t 

Δt 

© G. Fries 

Analoge Größe: 

Jedem Messwert x(t) (z.B. 

Temperatur) ist für jeden Zeitpunkt t 

ein eigener Signalwert zugeordnet, 

z.B. ein Spannungswert u(t) 

Digitale Größe 

Im digitalen Fall wird jeweils einem 

Bereich der Messgröße ein 

gemeinsamer Signalwert 

zugeordnet. (Quantisierung) 

Eine digitale Größe kann 

wertdiskret und zeitkontinuierlich 

oder 

wertdiskret und zeitdiskret sein. 

9

Beispiele Digitaler Systeme 

Photo, Bild 

Video 

Audio 

Auto 

(Vergaser) 

Telefon 

Analog 

Filmemulsion 

Kodak Ektachrome 

25 ISO 

VHS, S-VHS 

Analoge Schallplatten 

und Röhrenverstärker 

= Audiophil ? 

Analog und 

mechanisch 

Analoges Telefon 

Digital 

Digitale Kameras 8 Mio Pixel, 

Digitale Signalverarbeitung: 

JPEG => Kompression auf 5% 

möglich 

DVD codiert in MPEG-2 

Double-sided 4 Std. Video 

CD: 73 Minuten, 16 bit Audio, MP3 

Hifi-Freaks: Teure Wandlersysteme 

und geschirmte Kabel 

Embedded Systems im Auto 

Automechaniker = Digitaltechniker? 

ISDN, Voice over IP 

© G. Fries 

10

Digitale Techniken 

� Vorteile 

� Exakte Reproduzierbarkeit, ohne Qualitätsverlust kopierbar 

� Einfache Informationsspeicherung 

� Wenig störanfällig, Fehler teilweise korrigierbar 

� Programmierbarkeit auf Digitalrechnern, d.h. keine Spezialhardware 

erforderlich, sondern Standardlösung plus Software 

� Hohe Integrationsdichte möglich, kleine preiswerte Gehäuse 

� Erweiterbarkeit und Skalierbarkeit 

� Hohe Geschwindigkeit 

� Nachteile 

� Die Realität ist analog! 

� Umwandlung in digitale/analoge Signale 

� Analog/Digital-Wandler und Digital/Analog-Wandler 

� Zeit für Wandlung, Schaltungsaufwand 

© G. Fries 

11

Digitales System 

Mikrofon 

Analog / Digital - Wandler 

Digitale Signalverarbeitung 

Übertragung 

Speicherung 

Digital / Analog - Wandler 

Lautsprecher 

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12

FH Wiesbaden 



Digitaltechnik 

Kapitel 2. Zahlensysteme 

� Polyadische Zahlensysteme 

� Dualsystem, Hexadezimalsystem 

� Umrechnung zwischen den Systemen 

� Substitution, Summation, Divisionsmethode 

� Festkomma-Arithmetik im Dualsystem 

� Addition, Subtraktion 

� Darstellung vorzeichenbehafteter Zahlen 

� Vorzeichen-Betrags-Darstellung, Zweier-Komplement 

Stand: 30.09.2002

Polyadische Zahlensysteme 

� Zahlensysteme 

� Art der Darstellung von Zahlen mit Hilfe eines Bildungsgesetzes und 

eines begrenzten Zeichenvorrats 

� Zeichenvorrat: Menge der vereinbarten Zeichen 

� Stellenwertsysteme 

� Jede Stelle s der Zahl z besitzt einen Ziffernwert z s und ein Gewicht w s 

N−1 

∑ 

z = z ⋅w 

s=− M 

s s 

N, M = Anzahl der Stellen vor bzw. nach dem Radixpunkt 

� Polyadische Zahlensysteme 

� Die Wertigkeit ws erhöht sich von rechts nach links mit fortlaufender 

Potenz einer ganzzahligen Basis B 

N−1 

z = z ⋅ B 

= 

∑ 

s=− M 

s 

s 

B = 10 : Dezimalsystem, z.B 18, 75 = 1⋅ 10 + 8 ⋅ 10 + 7 ⋅ 10 + 5 ⋅10 

B = 16 : Hexadezimalsysten 

B 

2 

: Dualsystem 

© G. Fries 

1 0 −1 −2 

14

Dualsystem, Hexadezimalsystem 

� Binärsysteme 

� „Binary“: zweiwertig; Zahlensystem mit einem Vorrat von nur 2 Zeichen 

� Binäre Informationseinheit „binary digit“ = 1 Bit 

� Digitaltechnik 2 Zustände: 0 / 1, Schalter auf / zu, Pegel Low / High 

� Dualsystem 

� Polyadisches System mit Basis B = 2, auch „natürliches Binärsystem“ 

Zeichenvorrat z ∈ { 0, 1} 

i 

18, 75 = 10010, 11 = 1 ⋅ 2 + 0 ⋅ 2 + 0 ⋅ 2 + 1⋅ 2 + 0 ⋅ 2 + 1⋅ 2 + 1 ⋅ 2 

10 2 

� Hexadezimalsystem 

Basis B = 16 und z ∈ { 0, 1,.... 9,A,B,C,D,E,F} 

i 

18, 75 = 12,C = 1 ⋅ 16 + 2 ⋅ 16 + 12 ⋅16 

10 16 

� Binäres Dezimalsystem 

4 3 2 1 0 -1 -2 

1 0 −1 

� Binär codierte Dezimalzahlen (BCD) 

� Zusammenfassen von 4 Bit zu einem (Binär)-Wort 

� 759 10 = 0111 0101 1001 BCD , 10 der 16 möglichen Worte werden benötigt 

� Viele Möglichkeiten zur Codierung der Worte (vgl. Kapitel Codes) 

© G. Fries 

15

Zahlenwerte in verschiedenen Systemen 

Dezimal 

0 

1 

2 

3 

4 

5 

6 

7 

8 

9 

10 

11 

12 

13 

14 

15 

Binär 

0 

1 

10 

11 

100 

101 

110 

111 

1000 

1001 

1010 

1011 

1100 

1101 

1110 

1111 

Hexadezimal 

0 

1 

2 

3 

4 

5 

6 

7 

8 

9 

A 

B 

C 

D 

E 

F 

4 Bit 

0000 

0001 

0010 

0011 

0100 

0101 

0110 

0111 

1000 

1001 

1010 

1011 

1100 

1101 

1110 

1111 

© G. Fries 

Oktal 

0 

1 

2 

3 

4 

5 

6 

7 

10 

11 

12 

13 

14 

15 

16 

17 

3 Bit 

000 

001 

010 

011 

100 

101 

110 

111 

BCD 

0000 0000 

0000 0001 

0000 0010 

0000 0011 

0000 0100 

0000 0101 

0000 0110 

0000 0111 

0000 1000 

0000 1001 

0001 0000 

0001 0001 

0001 0010 

0001 0011 

0001 0100 

0001 0101 

16

Umrechnung: Substitution 

� Substitution 

� Umrechnung zwischen Systemen mit Basis B = 2 j ; d.h. B = 2,4,8,16, ... 

� Mehrere Ziffern werden zusammengefasst und durch eine neue Ziffer 

ersetzt; d.h. substituiert – und umgekehrt! 

� Binär zu Hexadezimal 

101001100101 = 1010 0110 0101 = A65 

� Binär zu Oktal 

2 2 16 

10101101111011111 = 0001 0101 1011 1101 1111 = 15BDF 

2 2 16 

101001100101 = 101 001 100 101 = 5145 

2 2 8 

10101101111011111 = 010 101 101 111 011 111 = 255737 

2 2 8 

� Hexadezimal zu Binär 

A3F = 1010 0011 1111 = 101000111111 

16 2 2 

� Oktal zu Binär 

5077 = 101 000 111 111 = 101000111111 

8 2 2 

© G. Fries 

17

Umrechnung: Summation 

� Summation 

� Umrechnung von anderen Systemen in das Dezimalsystem 

� Binär zu Dezimal 

110111012 = 1⋅ 128 + 1⋅ 64 + 0 ⋅ 32 + 1⋅ 16 + 1⋅ 8 + 1⋅ 4 + 0 ⋅ 2 + 1⋅ 1 = 22110 

� Oktal zu Dezimal 

12348 = 1⋅ 512 + 2 ⋅ 64 + 3 ⋅ 8 + 4 ⋅ 1 = 66810 

� Hexadezimal zu Dezimal 

C0DE = 12 ⋅ 4096 + 0 ⋅ 256 + 13 ⋅ 16 + 14 ⋅ 1 = 49374 

16 10 

� Umrechnung vom Dezimalsystem? 

� Divisionsmethode 

© G. Fries 

18

Umrechnung: vom Dezimalsystem 

Start 

Div 2 

Quotient Q i 

Rest R i 

Q i =0? nein 

ja 

Zahl ergibt 

sich aus R i 

Ende 

Beispiel: 

Umrechnung von 92 10 ins Dualsystem: 

Qi Ri zi 92 : 2 = 46 + 0, 

z 

46 : 2 = 23 + 0, 

23 : 2 = 11 + 1, 

11 : 2 = 5 + 1, 

5 : 2 = 2 + 1, 

2 : 2 = 1 + 0, 

1 : 2 = 0 + 1, 

92 

© G. Fries 

= 1011100 

10 2 

z 

z 

z 

z 

z 

z 

0 

1 

2 

3 

4 

5 

6 

= 

= 

= 1 

= 1 

= 1 

= 

0 

0 

0 

= 1 

LSB! 

MSB 

MSB LSB 

most significant bit least significant bit 

höchste Wertigkeit geringste Wertigkeit 

19

Allgemeine Divisionsmethode 

� Ausgangspunkt Radixschreibweise 

N−1 

∑ 

z = z ⋅ B = z ⋅ B + z ⋅ B + ... + z ⋅ B + z ⋅ B + 

s=− M 

� Ganzzahliger Anteil 

s N−1 N−2 

1 0 

s N−1 N−2 

1 0 

+ z ⋅ B + z ⋅ B + ... + z ⋅ B + z ⋅ B 

−1 −2 − M + 1 

−M 

−1 −2 − M+ 1 

−M 

� Ausklammern der Basis B führt auf Hornerschema 

z = ((...(( z ⋅ B + z ) ⋅ B + z ) ⋅ B + ...) ⋅ B + z ) ⋅ B + z + 

� Division durch Zielbasis B ergibt Quotient Q i und Rest R i 

� Divisionsrest R i entspricht einer Ziffer z i im Zielsystem 

� Nachkomma Anteil 

N−1 N−2 N−3 

1 

+ B ⋅ ( z + B ⋅ ( z + ... + B ⋅ ( z + B ⋅ z )...)) 

−1 −1 

−1 

−1 

−1 −2 − M+ 1 

−M 

� Multiplikation mit Zielbasis B ergibt gebrochene Zahl 

� Vorkommazahl entspricht einer Ziffer z j im Zielsystem 

© G. Fries 

0 

20

Beispiel: Umrechnung 39,375 10 ins Dualsystem 

� Ganzzahliger Anteil 

39 : 2 = 19 + 1, 

19 : 2 = 9 + 1, 

9 : 2 = 4 + 1, 

4 : 2 = 2 + 0, 

2 : 2 = 1 + 0, 

z 

z 

z 

z 

z 

0 

1 

2 

3 

4 

= 1 

= 1 

= 1 

= 

= 

LSB 1 : 2 = 0 + 1, 

z = 1 = > 100111 

� Nachkomma Anteil 

0, 375 ⋅ 2 = 0, 75 + Übertrag 0, 

z = 0 

0, 75 ⋅ 2 = 0, 5 + Übertrag 1, 

5 

0 

0 

−1 

−2 

−3 

= 1 

0, 5 ⋅ 2 = 0 + Übertrag 1, 

z = 1 = > 011 

39, 375 = 100111, 011 

10 2 

z 

© G. Fries 

21

Festkomma-Arithmetik: Duale Addition 

� Festkomma-Arithmetik 

� Komma an fest vereinbarter Position innerhalb einer Dualzahl mit 

konstanter Stellenzahl bzw. Wortlänge N 

� Duale Addition (erfolgt stellenweise) 

Stelle s Übertrag aus Ergebnis 

Zahl A Zahl B Stelle s −1 

Summe Übertrag 

0 + 0 + 0 = 0 0 

0 + 1 + 0 = 1 0 

1 + 0 + 0 = 1 0 

1 

0 

+ 

+ 

1 

0 

+ 

+ 

0 

1 

= 

= 

0 

1 

1 

0 

0 + 1 + 1 = 0 1 

1 + 0 + 1 = 0 1 

1 + 1 + 1 = 1 1 

� Beispiel 

� N = 8 

Dual Dezimal 

0 0 1 0 1 0 0 1 4 1 

+ 0 0 0 1 1 0 0 1 + 2 5 

11 1 1 

0 1 0 0 0 0 1 0 6 6 

© G. Fries 

� Übertrag (Carry) 

� tritt auf, wenn eine 

Einzelsumme 

größer oder gleich 

der Basis B ist 

Dual Dezimal 

, , 

0 0 1 0 1 0 0 1 10 25 

+ 0 0 0 1 1 0 0 1 + 6 25 

1 1 1 1 

0 1 0 0 0 0 1 0 16 5 

, , 

, , 

22

Festkomma-Arithmetik: Duale Subtraktion 

� Duale Subtraktion (erfolgt stellenweise) 



Differenz Borrow 

0 − 0 − 0 = 0 0 

0 − 1 − 0 = 1 1 

1 − 0 − 0 = 1 0 

1 

0 

− 

− 

1 

0 

− 

− 

0 

1 

= 

= 

0 

1 

0 

1 

0 − 1 − 1 = 0 1 

1 − 0 − 1 = 0 0 

1 − 1 − 1 = 1 1 

� Beispiel 

� N = 8 

Dual Dezimal 

0 0 1 0 1 0 0 1 4 1 

−0 0 0 1 1 0 0 1 

1 

− 2 5 

0 0 0 1 0 0 0 0 1 6 

� Digitale Rechenanlagen 

© G. Fries 

� Borrow 

� „Entlehnung“ 

� Wird aus der nächst 

höheren Rechenstelle 

„geborgt“ 

Dual 

0 0 1 0 1 0, 0 1 

−0 0 0 1 1 0, 0 1 

1 

Dezimal 

10, 25 

− 6, 25 

0 0 0 1 0 0 0 0 4 0 

� Nur ein Addierwerk durch Rückführung der Subtraktion auf die Addition 

=> Darstellung von negativen Zahlen durch ihr Komplement 

, 

, 

23

Darstellung vorzeichenbehafteter Zahlen 

� Vorzeichenbehaftete Zahlen 

� Kennzeichnung mit Plus/Minus-Zeichen im Digitalrechner nicht möglich, 

daher andere Methoden zur Darstellung: 

� Vorzeichen-Betrags-Darstellung, Zweier-Komplement-Darstellung, 

(Einer-Komplement-Darstellung, Offset-Darstellung) 

� Vorzeichen-Betrags-Darstellung 

� Es wird eine Stelle für das Vorzeichen verwendet 

� Wichtig: Wortlänge N (Rechenstellen) beachten! 

� Beispiel N=4: Positive Zahl: Ziffer „0“ in Vorzeichenstelle, 0011 2 = 3 10 

Negative Zahl: Ziffer „1“ in Vorzeichenstelle, 1011 2 = -3 10 

� Zahlenbereich bei Vorzeichen-Betrags-Darstellung 

� Anzahl A darstellbarer Zahlen in einem System mit Basis B: A = B N 

N−1 N−1 

� Zahlenbereich z mit Vorzeichen: − B + 1 ≤ z ≤ B −1 

N 

4 

8 

10 

16 

A = 2 

16 

256 

1024 = 1 kBit 

65536 = 64 kBit 

N (B=2) 

Darstellbarer Zahlenbereich z 

−7 ≤ z ≤ 7 

−127 ≤ z ≤ 127 

−511 ≤ z ≤ 511 

−32767 ≤ z ≤ 32767 

© G. Fries 

24

Zweier-Komplement 

� Zweier-Komplement-Bildung 

� Negative Zahlen –z werden durch ihr Komplement z = C - z dargestellt 

� C=2 N = 1 00...00 2 (N Nullen) 

� N=4 => C=24 = 1610 = 100002 � Invertieren jeder einzelnen 

Stelle von z und 

Addition einer „1“ 

1101 

� 4-Bit Zahlenring 

� Unsymmetrisch 

- 8 bis +7 

a − z = a + ( C − z) 

− C 

= a + z2k 

− C 

� Subtraktion von C 

kann entfallen, damit 

ist Subtraktion auf 

Addition zurückgeführt! 

1100 

1011 

1110 

-4 

1010 

� Komplement einer positiven Zahl? 

-3 

-5 

© G. Fries 

1111 

-2 

-6 

1001 

-1 

-7 

0000 

0 

-8 

1000 

2k 

1 

7 

0001 

2 

6 

0111 

5 

0010 

3 

4 

0110 

0011 

0100 

0101 

25

Subtraktion mit Zweier-Komplement 

� Komplementbildung (N = 8) 

1710 = 000100012 ⇓ invertieren 

9910 = 011000112 

⇓ invertieren 

111011102 

+ 1 

100111002 

+ 1 

11101111 = − 17 10011101 

= −99 

2 10 2 10 

� Subtraktion mit Zweier-Komplement (N = 8) 

35 + ( − 17) 12 + ( −99) 

10 10 10 10 

2 2 

+ 11101111 + 10011101 

1 

00100011 00001100 

2 2 

1 11 1111 111 

00010010 = 18 10101001 = ( −87) 

� Ignorieren des Carry Bits 

2 10 2 10 

� ... entspricht der Subtraktion von C = 2 N ! 

Betrag durch Rück-Komplement-Bildung : 

© G. Fries 

01010110 + 1 = 01010111 

= 87 

26

Zahlenbereich Zweier-Komplement 

� Darstellbarer Zahlenbereich: 

N 

4 

8 

10 

16 

� N = 8 Bit: 

A = 2 

16 

256 

1024 = 1 kBit 

65536 = 64 kBit 

N (B=2) 

Dual 

0111 1111 

0111 1110 

... 

0000 0010 

0000 0001 

0000 0000 

1111 1111 

1111 1110 

... 

1000 0001 

1000 0000 

N −1 N −1 

−B ≤ z ≤ B −1 

Darstellbarer Zahlenbereich z 

−8 ≤ z ≤ 7 

−128 ≤ z ≤ 127 

−512 ≤ z 

z 

≤ 511 

−32768 ≤ ≤ 32767 

© G. Fries 

Dezimal 

+127 

+126 

... 

2 

1 

0 

-1 

-2 

... 

-127 

-128 

Hexadezimal 

7F 

7E 

... 

02 

01 

00 

FF 

FE 

... 

81 

80 

27

Bereichsüberschreitung (Overflow) 

� Overflow 

� Ergebnis liegt außerhalb des Zahlenbereichs 

� Nur möglich, wenn beide Operanden gleiches Vorzeichen besitzen 

� Erkennen nach folgender Regel: 

� Ein Overflow tritt auf, wenn: 

- Beide Operanden das gleiche Vorzeichen besitzen 

und 

- das Ergebnis nicht das Vorzeichen der Operanden besitzt 

� Beispiel N = 4 Bit: 

5 + 4 − 6 + ( −7) 

10 10 10 10 

0101 1010 

2 2 

+ 0100 

+ 1001 

2 2 

Operanden: + 1001 = ( − 7) 1 

1 0011 = 3 Operanden: - 

2 10 2 

Ergebnis: - Ergebnis: + 

© G. Fries 

10 

28

FH Wiesbaden 



Digitaltechnik 

Kapitel 3. Elektrotechnik 

� Strom, Spannung, Leistung 

� Passive Bauelemente 

� Knotenregel 

� Maschenregel

Wirkungen der Elektrizität 

� Elektrostatische Wirkungen 

� Bernstein und Katzenfell 

� Kondensatormikrophon, Elektretmikrophon 

� Abgasreinigung durch Elektrofilter 

� Thermische Wirkungen 

� Heizung, Glühlampe (ca. 5 % Lichtausbeute) 

� Seebeck-Effekt (�Thermo-Element) 

� Peltier-Effekt (�Peltier-Element) 

� Magnetische Wirkungen 

� Motoren, Antriebe, Rasierapparate, Magnetspeicher 

� Chemische Wirkungen 

� Akkumulatoren, Galvanisieren 

� Optische Wirkungen 

� Leuchtdioden, Laser, Photoelektrischer Effekt 

© G. Fries 

30

Begriffe aus der Elektrotechnik 

"Volt, Watt, Ampere und Ohm – ohne mich gibt es keinen Strom" 

(Der Elektrolurch von Guru Guru) 

� Ladung Q (As = Coulomb) 

� Strom I, i (Ampere) 

� Spannung U (Volt) 

� Leistung P (Watt) 

� Arbeit W (Wattsekunden, kWh) 

� Widerstand, Leitwert (Ohm, Siemens) 

� Kapazität, Kondensator (Farad) 

� Spule (Henry) 

� Strom- und Spannungsquellen 

� Diode 

� Transistor 

© G. Fries 

Elektrische Einheiten 

passive 

Baulemente 

aktive 

Baulemente 

31

Ladung 

� "Die alten Griechen": 

Katzenfell und Bernstein �� Ladungstrennung, 

griechisch "Elektron" (νλεκτρον νλεκτρον νλεκτρον) νλεκτρον = "Bernstein" 

� Elektrische Ladung Q (Einheit: As = Coulomb) 

� Bohrsches Atommodell (Neutronen, Protonen, Elektronen) 

� Elementarladung des Elektrons 

� Elektron hat negative Ladung, Proton hat positive Ladung (Definition) 

� Elektrische Ladungen erzeugen ein elektrisches Feld 

� Leiter – Nichtleiter � Beweglichkeit der Elektronen 

1 A 

© G. Fries 

e = 1, 

6⋅10 

6,25 . 10 18 Elektronen/s 

1 Coulomb/s -1 Coulomb/s 

−19 

As 

-1 A 

32

Strom = Ladung/Zeit 

AC/DC: Australische Rockband, gegründet Ende 1973 

� Strom: Ladungsänderung pro Zeit, Einheit Ampere: A 

i ( t) 

= dQ 

/d t 

� Gleichstrom (englisch: DC: Direct current) 

I = i( 

t) 

= d Q /d t = const. 

� Wechselstrom (AC: Alternating current) 

� Typische Stromwerte: 

- 30 mA Auslösewerte für Fehlerstromschutzschalter 

- 16 A Auslösewerte für Haushaltssicherung 

© G. Fries 

33

Spannung 

� Spannung U (Einheit: Volt) 

� Welche Arbeit ist erforderlich, um eine Ladung im 

elektrischen Feld zu verschieben? (Potentialdifferenz 

zwischen zwei Punkten.) 

� Typische Spannungswerte: 

- 1,5 V Batteriespannung (z.B.: Monozelle) 

- 12 V Autobatterie (Gleichspannung) 

- 230 V Netzspannung in Deutschland 

(Wechselspannung) 

- 110 kV Hochspannung zur Fernversorgung 

© G. Fries 

34

Der elektrische Widerstand (URI) 

I 

U R 

Widerstand linear (Ohmsches Gesetz) 

I = ⋅U 

= G ⋅U 

R 

1 

R = Widerstand (Einheit Ohm Ω, 1 Ω= 1V/A) 

G = Leitwert (Einheit Siemens, 1 S = 1 Ω -1 ) 

Widerstände werden als 

Drahtwiderstände, 

Kohleschicht- oder 

Metallschichtwiderstände 

hergestellt. 

© G. Fries 

35

+ 

- 

Der elektrische Stromkreis 

I 

U Batt 

R U 

R 

Bestandteile des Stromkreises: 

� Stromquelle (Batterie, Generator, 

Netzgerät) 

� Widerstand R 

� Schalter S 

� Strom 

� Spannung 

Stromfluss tritt nur auf, wenn der Schalter geschlossen ist. 

Richtung der Pfeile für Strom und Spannung ist im Prinzip 

beliebig – man muss sich nur an die einmal gewählte 

Festlegung halten. 

© G. Fries 

} 

Zählpfeile (s.u.) 

36

+ 

- 

Hydraulisches Analogon 

I 

U Batt 

R U 

R 

Das Verhalten des elektrischen Stromkreises kann mit dem 

Analogon des Wasserkreislaufs erläutert werden. 

elektrisch 

Spannung 

Strom 

Stromdichte 

Pumpe 

© G. Fries 

Wasserstrom 

hydraulisch 

Druck 

Volumenstrom 

Geschwindigkeit 

Absperrschieber 

Strömungswiderstand 

37

Der elektrische Widerstand 

� Lineare und nichtlineare Kennlinien 

i 

b 

a 

a: lineare Kennlinie 

b,c: nichtlineare Kennlinien 

c 

u 

� In den Fällen b und c kann man einen differentiellen Leitwert 

bzw. einen differentiellen Widerstand definieren. 

d i Δi 

g = ≈ 

du 

Δu 

� Im Beispiel c gibt es Bereiche mit negativen Leitwerten bzw. 

negativen Widerständen (z.B. bei Gasentladungen, Avalanche 

Dioden) 

d i 

g 

= < 0 

du 

© G. Fries 

38

Der elektrische Widerstand 

Serien- und Parallelschaltung 

R 

R 

= 

Reihenschaltung 

Allgemein gilt: 

R ges =R 1 +R 2 +R 3 … 

2R 

© G. Fries 

G G 

= 

Parallelschaltung 

2G 

Allgemein gilt: G ges =G 1 +G 2 +G 3 … 

Bei zwei Widerständen R1 und R2 gilt 

G 

R 

ges 

ges 

1 

= G1 

+ G2 

= + 

R1 

1 

R2 

1 

= 

G 

R1 

⋅ R2 

= 

R + R 

ges 

1 

2 

R1 

+ R 

= 

R ⋅ R 

1 

2 

2 

39

Kirchhoffsche Sätze - Knotenregel 

� Das erste Kirchhoffsche Gesetz besagt: 

Die Summe der zufließenden Ströme in einem elektrischen 

Knotenpunkt ist gleich der Summe der abfließenden Ströme 

oder: 

Die Summe aller Ströme in einem Knotenpunkt ist Null. 

i4 

i 1 

i 2 

i 3 

n 

∑ 

ν = 1 

� Bepfeilung: Willkürlich aber Achtung mit den Vorzeichen! 

(z.B.: i 1 =i 2 =i 3 = + 1 A dann folgt i 4 = - 3 A) 

i 

ν 

= 

© G. Fries 

0 

Quelle: Wikipedia Frühjahr 2005 

40

Kirchhoffsche Sätze – Knotenregel 

R 1 

R7 R5 R 2 R 6 

R 3 R i I 3 

R 4 

+ 

- 

U 0 

Jeder Strom taucht einmal 

positiv und einmal negativ auf. 

Die Gleichung für z.B. K 4 ergibt 

sich linear aus den anderen 

Knotengleichungen. 

Bei einem Netzwerk mit k Knoten gibt es nur k-1 linear 

unabhängige Knotengleichungen. 

K 2 

K 1 

K 2 

K 3 

K 4 

© G. Fries 

+I 

-I 

-I 1 

+I 1 

I 1 

I 5 

I 2 

+I 2 

-I 2 

I 4 

K 1 

K 4 

-I 3 

+I 3 

K 3 

+I 4 

-I 4 

-I 5 

+I 5 

I 

=0 

=0 

=0 

=0 

41

Kirchhoffsche Sätze – Maschenregel 

R 3 

R 4 

K 4 

K 1 

K 3 

U3 i U 

U 4 

U 0 

+ 

- 

R i 

− U + U + U 

U − 0 i 

3 

Maschen sind geschlossene Wege in einem Netzwerk. Einer 

Masche wird eine (beliebige) Zählrichtung zugeordnet. 

4 

= 

© G. Fries 

0 

n 

∑ 

ν = 1 

U 

ν 

= 

0 

42

Spannungsquelle 

Spannungsquellen sind beispielsweise Batterien. Sie liefern 

eine Nennausgangsspannung, die allerdings mit steigender 

Belastung abnimmt. �� Innenwiderstand 

U 0 

+ 

- 

U 

R = ∞ 

U 

I 

i 

U R U U R 

0 

I ⋅ Ri 

I k 

R = 0 

I 

© G. Fries 

R 

Eine Spannungsquelle heißt 

linear, wenn U 0 und R i konstant 

sind. 

U = U − I ⋅ 0 

Ri 

43

Stromquelle 

Stromquellen sind beispielsweise elektronische Netzgeräte, die 

so eingestellt werden, dass sie einen konstanten Strom liefern. 

I0 Gi 

I0 

U 

G = 

0 

U 

Ii 

Gi 

I 

I ⋅ Ri 

I 

U G 

G = ∞ 

I0 

I 

Eine Stromquelle heißt linear, 

wenn I 0 und G i konstant sind. 

I = I − 0 

© G. Fries 

Ii 

I 

U = − 

G 

0 

i 

I 

G 

i 

44

Spannungsquelle � Stromquelle 

Spannungsquellen können in Stromquellen umgerechnet 

werden – und umgekehrt. 

R 

U 

i 

0 

= 2Ω 

U 

I0 

Ii 

Gi 

1 

= 

2Ω 

U 0 =5 V, I k = I 0 = 2,5 A G i =1/2 Ω -1 � Ri=2 Ω, I k = I 0 = 2,5 A 

I0 

Ii 

Ri 

= 0, 

2Ω 

U 

⇔ 

⇔ 

I k = I 0 = 100 A, U 0 = 20 V 

Ri 

= 0, 

2Ω 

U 

0 

Eine Stromquelle verbraucht im Gegensatz 

© G. Fries zur Spannungsquelle immer Leistung. 

45 

U 

U

Zusammenschaltung von Energiequellen 

Reihenschaltung von Spannungsquellen 

R 

R 

U 01 

i1 

U 02 

i2 

� 

© G. Fries 

U = U + U 

0 

01 

R = R + R 

i 

02 

i1 

i2 

Reihenschaltung von Spannungsquellen: Die 

Leerlaufspannungen und die Innenwiderstände addieren sich. 

Parallelschaltung von Stromquellen 

I01 

I02 

G 

Gi1 i2 

U 

Parallelschaltung von Stromquellen: Die Leerlaufströme und 

die Innenleitwerte addieren sich. 

� 

0 

I0 

I I + 

I 

Gi 

= 01 02 

i1 

i2 

G G Gi + = 

U 

46

Die elektrische Leistung 

Die Leistung, die im Widerstand in Wärme umgesetzt wird, ist: 

P = U·I 

I 

P = U ⋅ I 

Einheiten 

U R 

[P]=W= V·A=J/s 

P = ( R ⋅ I) 

⋅ I = 

2 

U U 

P = U ⋅( 

) = 

R R 

I 

2 

⋅ R 

© G. Fries 

P 

I 

P ⋅ R 

U 

R 

Das Ohmsche Rad 

P 

U 

R ⋅ I 

U 

I 

U R 

I P 

P U ⋅ I 

R 

U 2 

P 

2 

I ⋅ 

R 

P 

2 

I 

U 2 

R 

elektor 09/2005 

47

Der Wirkungsgrad 

Die in einem Widerstand verbrauchte Leistung wird vollständig 

in Wärme umgesetzt. Bei einem Heizofen ist dies erwünscht. 

Der Wirkungsgrad ist eins! Bei einem Motor oder einer 

Lichtquelle hätte man gerne ähnlich hohe Wirkungsgrade! 

Für den Wirkungsgrad η gilt mit: 

P ab = abgegebene Leistung 

P auf = aufgenommene Leistung 

P v = Verlustleistung 

η = 

P 

P 

ab 

auf 

= 

P 

ab 

P 

+ 

ab 

P 

v 

Beispiel: Hätte ein Transformator einen Wirkungsgrad von 

η= 0,99 würden bei 10 MW Leistung immerhin noch 0,1 MW = 

100 kW Verlustleistung auftreten. (entspricht etwas 10 kleinen 

Sauna-Öfen!) 

© G. Fries 

48

Die Leistungsanpassung (1/2) 

Welche Leistung wir im Lastwiderstand umgesetzt? 

I 

Drei Sonderfälle: 

U 0 

Ri 

U R 

a) R=0 �� U=0, P ab =0 und η=0 

b) R>>Ri U 

I = 

R + R 

0 ≈ 

i 

U 

R 

0 

P 

ab 

= I 

2 

a) R=0 (Kurzschluss) 

b) R>>R i (Spannungsanpassung) 

c) R=R i (Leistungsanpassung) 

2 

U 0 ⋅ R = 

( R + R ) 

U 

R 

Pv 2 

= I ⋅ Ri 

≈ 

2 

0 

2 

R 

i 

i 

2 

© G. Fries 

2 

U 0 ⋅ R ≈ 

R 

2 2 

2 

U 0 U 0 U 0 Ri 

Pauf = Pab 

+ Pv 

≈ + R ( 1 ) 

2 i = + 

R R R R 

η 

P 

P 

1 

≈ →1, 

1+ 

R / R 

ab = für i 

auf 

i 

R

Die Leistungsanpassung (2/2) 

Welche Leistung wir im Lastwiderstand umgesetzt? 

I 

Drei Sonderfälle: 

U 0 

Ri 

c) R=Ri U 0 I = 

2R 

U 

4R 

2 

0 

i 

P 

i 

Ri 

U R 

P 

ab 

= I 

2 

R 

i 

2 

U 0 = 

4R 

P 

auf 

i 

a) R=0 (Kurzschluss) 

b) R>>R i (Spannungsanpassung) 

c) R=R i (Leistungsanpassung) 

P 

v 

= I 

2 

R 

i 

2 

U 0 = 

4R 

2 

U0 

Pab 

= Pab 

+ Pv 

= 2 

η = = 0, 

5 

4R 

Pauf 

d P 

d R 

= 

0, 

R 

bei 

R = R ; P 

© G. Fries 

i 

i 

max 

2 

U 0 = 

4R 

i 

Der Wirkungsgrad ist zwar nur 0,5, 

es wird aber die maximale Leistung 

übertragen! 

50

Der Spannungsteiler / Potentiometer 

Ein Spannungsteiler liefert eine kleinere Teilspannung von U 0 . 

U 0 

U 0 

I 

I 

R1 

U1 

R2 2 U 

R1 

U1 

R2 2 U 

I 

= 

U 

2 

U 0 

R + R 

1 

= 

R 

2 

2 

⋅ I 

= U 

0 

R 

1 

© G. Fries 

R 

+ 

2 

R 

2 

Spannungsteilerregel 

Ein Potentiometer liefert als 

Ausgangsspannung einen Wert 

zwischen 0 und U 0 . (im unbelasteten Fall) 

Potentiometer werden linear und 

logarithmisch angeboten. Die 

logarithmische Ausführung wird für 

Laustärkeregelung genutzt. 

51

Die Wheatstonesche Brücke 

Brückenschaltung werden häufig eingesetzt. Die 

Wheatstonebrücke ist die Grundform. Man nennt die Brücke 

"abgeglichen", wenn der Brückenstrom I 0 =0 ist. 

I 

R1 

R0 

R2 

R3 4 R 

I0 

R 1 = 

U 

Anwendungen der Brückenschaltung sind bei empfindlichen 

Messverfahren und zur Widerstandsbestimmung: Ein 

empfindliches Messinstrument für R0 zeigt an, ob die Brücke 

abgeglichen ist. Der gesuchte Widerstand (z.B. an Stelle von 

R1 ) ist dann gegeben durch R2 

Rx = ⋅ R3 

R 

R 

3 

4 

© G. Fries 

R 

R 

2 

4 

oder 

R 1 = 

R 

2 

R 

R 

3 

4 

52

53 

© G. Fries 

Die Stern-Dreieck-Transformation 

Die Umwandlung von Stern- in Dreieckschaltung und 

umgekehrt ist hilfreich bei der Analyse von verzwickten 

Schaltungen. 

23 

13 

12 

23 

13 

12 

2 

1 

) 

( 

R 

R 

R 

R 

R 

R 

R 

R 

+ 

+ 

+ 

= 

+ 

1 

2 

3 

1 

2 

3 

1 

R 

2 

R 3 

R 

12 

R 13 

R 

23 

R 

23 

13 

12 

23 

12 

13 

3 

1 

) 

( 

R 

R 

R 

R 

R 

R 

R 

R 

+ 

+ 

+ 

= 

+ 

23 

13 

12 

13 

12 

23 

3 

2 

) 

( 

R 

R 

R 

R 

R 

R 

R 

R 

+ 

+ 

+ 

= 

+ 

23 

13 

12 

13 

12 

1 

R 

R 

R 

R 

R 

R 

+ 

+ 

= 

23 

13 

12 

13 

12 

2 

R 

R 

R 

R 

R 

R 

+ 

+ 

= 

23 

13 

12 

23 

13 

3 

R 

R 

R 

R 

R 

R 

+ 

+ 

= 

3 

3 

2 

3 

1 

2 

1 

12 

R 

R 

R 

R 

R 

R 

R 

R 

+ 

+ 

= 

2 

3 

2 

3 

1 

2 

1 

13 

R 

R 

R 

R 

R 

R 

R 

R 

+ 

+ 

= 

1 

3 

2 

3 

1 

2 

1 

23 

R 

R 

R 

R 

R 

R 

R 

R 

+ 

+ 

=

Der Würfel aus Widerständen 

Bestimmen Sie den Widerstand, der bei einem Würfel aus 

Widerständen von Ecke zu Ecke gemessen wird 

a) für alle R = 1 Ω 

b) für R= allgemein 

R=? 

© G. Fries 

54

Der Kondensator 

Ein Kondensator ist im strengen Sinne nur bei 

Wechselstrombetrachtungen sinnvoll einzuführen. 

Allerdings: Es gibt ihn mehrfach, ja dutzendfach auf jeder 

Rechner-Platine (Motherboard). 

Warum? 

i(t) 

u(t) 

C 

d u( 

t) 

i( 

t) 

= C 

d t 

t 

1 

u( t) 

= i( 

τ ) dτ 

C 

Die Spannung am Kondensator muss 

stetig verlaufen, sie kann sich nicht 

sprungförmig ändern. 

∫ ∞ 

− 

Anwendung bei Netzteilen, zur Glättung der Stromversorgung 

auf Platinen (Abblock-Kondensatoren). 

© G. Fries 

Drehko 

55

u(t) 

Die Spule 

Die Spule (Induktivität) wird meist aus mehreren Windungen 

Kupferdraht mit oder ohne Kern hergestellt. 

i(t) 

L 

d i( 

t) 

u( 

t) 

= L 

d t 

1 

i( t) 

= u( 

τ ) dτ 

L 

t 

∫ ∞ 

− 

Der Strom durch die Induktivität muss stetig verlaufen, er kann 

sich nicht sprungförmig ändern. 

Anwendung bei Schalt-Netzteilen zur Hochfrequenzfilterung. 

© G. Fries 

56

Der Transistor 

Basis 

© G. Fries 

Kollektor 

Emitter 

57

Der Transistor 

Der Transistor ist ein aktives Bauelement, das als 

stromgesteuerte Stromquelle beschrieben werden kann: 

Ein kleiner Basis-Strom steuert den größeren Kollektor-Emitter- 

Strom. 

Für Betrachtungen bezüglich der Schaltfähigkeit lässt sich der 

Transistor jedoch stark vereinfachen. 

Basis 

u ein 

+ 

R 

Kollektor 

Emitter 

u aus 

u ein (t) 

u aus (t) 

© G. Fries 

Mechanisches Modell: 

Ein kleiner Strom 

steuert einen größeren 

t 

t 

58

FH Wiesbaden 



Elektrotechnik / Digitaltechnik 

Kapitel 4. Schaltalgebra 

� Definitionen zur Schaltalgebra 

� Grundverknüpfungen, zusammengesetzte Verknüpfungen 

� Verknüpfungsfunktionen mit 2 Schaltvariablen 

� Axiome und Theoreme 

� Vorrang- und Klammerregeln 

� Minterme und Maxterme 

� Konjunktive und Disjunktive Normalform 

� Minimierung von Schaltfunktionen, KV-Diagramme 

� Schaltungsvereinfachung, NOR- und NAND-Technik 

Stand: 12.10.2006

Definitionen zur Schaltalgebra 

� Boolesche Algebra 

� Algebra der Logik, 1847 G. Boole 

� Mathematisches Erfassen von logischen Zusammenhängen 

� Anwendung auf Schaltungen mit Relais, 1938 C. E. Shannon 

� Berechnung und Vereinfachung von logischen Schaltungen 

� Schaltvariable 

� Algebra: Konstanten und Variablen mit unendlichem Wertebereich 

� Schaltvariable: Endlicher Wertebereich 

� Binäre Schaltvariable: {0,1} 

� Schaltfunktion 

� Funktion mit binären Schaltvariablen als Argument 

� Boolesche Verknüpfung 

� Darstellung einer Schaltfunktion mittels Operatorsymbol 

� Schaltglied 

� Digitale Schaltung, die bool. Verknüpfung von Schaltvariablen realisiert 

© G. Fries 

60

Repräsentation von binären Zuständen 

Technologie 

Relais Logik 

Complementary Metal-Oxide 

Semiconductor (CMOS) Logik 

Transistor-Transistor Logik (TTL) 

Glasfaser 

Dynamischer Speicher 

Magnetisches Tape oder Disk 

Compact Disc (CD) 

Re-Writeable Compact Disc 

Zustand repräsentiert durch: 

Fluss in Richtung 

„Nord“ 

Dye im 

kristallisierten 

Zustand 

© G. Fries 

0 

Schaltkreis 

offen 

0 - 1,5 V 

0 - 0,8 V 

Licht aus 

Kapazität 

entladen 

kein Pit 

1 

Schaltkreis 

geschlossen 

3,5 - 5,0 V 

2,0 - 5,0 V 

Licht ein 

Kapazität 

aufgeladen 

Fluss in Richtung 

„Süd“ 

Pit 

Dye in nicht 

kristallisiertem 

Zustand 

61

Darstellung boolescher Verknüpfungen 


Y = f ( A, B) = A ∧ B 

A, B = Eingangsvariablen 

Y 

= 

∧ = 

Ausgangsvariable 

Operationssymbol 

� Wahrheitstabelle 

B 

0 

0 

1 

1 

A 

0 

1 

0 

1 

Y 

0 

0 

0 

1 

© G. Fries 

� Schaltzeichen 

A 

B 

Y 

� VHDL Beschreibung 

entity und is port ( 

A,B: in bit; 

Y: out bit); 

end und; 

architecture logik of und is 

begin 

Y

Grundverknüpfungen UND, ODER, NICHT 

� UND-Verknüpfung 

B 

0 

0 

1 

1 

A 

0 

1 

0 

1 

Y 

0 

0 

0 

1 

� ODER-Verknüpfung 

B 

0 

0 

1 

1 

A 

0 

1 

0 

1 

� Negation 

A 

0 

1 

Y 

1 

0 

Y 

0 

1 

1 

1 

A 

B 

� „Boolesches Produkt“, Konjunktion 

� Ausgang nur dann 1, wenn alle Eingänge 1 

� Zahl der Eingänge: n ≥ 2 

A 

B 

© G. Fries 

Y = A ∧ B 

� „Boolesche Summe“, Disjunktion 


� 

& 

≥1 

Y = A ∨ B 

Zahl der Eingänge: n ≥ 2 

A 1 

Y = ¬ A bzw. Y = A 

� „Boolesches Komplement“, Invertierung 

63

Zusammengesetzte boolesche Verknüpfungen I 

� NAND-Verknüpfung 

B 

0 

0 

1 

1 

A 

0 

1 

0 

1 

Y 

1 

1 

1 

0 

� NOR-Verknüpfung 

B 

0 

0 

1 

1 

A 

0 

1 

0 

1 

Y 

1 

0 

0 

0 

A 

B 

� „Y ist gleich A nand B“ 



A 

B 

& 

& 

≥1 

≥1 

� „Y ist gleich A nor B“ 



© G. Fries 

Y = A ∧ B = ¬ ( A ∧ B) = ( A ∧ B) 

1 

Y = A ∨ B = ¬ ( A ∨ B) = ( A ∨ B) 

1 

64

Zusammengesetzte boolesche Verknüpfungen II 

� Äquivalenz 

B 

0 

0 

1 

1 

A 

0 

1 

0 

1 

Y 

1 

0 

0 

1 

� Antivalenz 

B 

0 

0 

1 

1 

A 

0 

1 

0 

1 

Y 

0 

1 

1 

0 

� „Y ist gleich A Doppelpfeil B“ 

� Ausgang nur dann 1, wenn 

Eingänge identisch 

� 

A 

B 

A 

B 

= 

Zahl der Eingänge: n = 2 

=1 

� exklusives Oder, Exor, XOR 

� „Y ist gleich A xor B“ 

Y = A ↔ B = ( A ∧ B) ∨ ( A ∧ B) 

Y = A ↔ / B = ( A ∧ B) ∨ ( A ∧ B) 

� Ausgang nur dann 1, wenn Eingänge nicht identisch 

� Zahl der Eingänge: n = 2 

© G. Fries 

A 

B 

& 

1 

1 

& 

≥1 

Y 

65

Zusammengesetzte boolesche Verknüpfungen III 

� Inhibition 

B 

0 

0 

1 

1 

A 

0 

1 

0 

1 

Y 

0 

0 

1 

0 

� Implikation 

B 

0 

0 

1 

1 

A 

0 

1 

0 

1 

Y 

1 

0 

1 

1 

� „Y ist gleich A Pfeil Pfeil B“ 

� Ausgang nur dann 1, wenn 

Eingang A = 0 und alle 

anderen Eingänge 1 

� 


� „Y ist gleich A Pfeil B“ 

Y = A →→ B = A ∧ B 

� Ausgang nur dann 0, wenn Eingang A = 1 und alle 

anderen Eingänge 0 

� 

A 

B 

A 

B 

& 

≥1 


© G. Fries 

A 

B 

Y = A → B = A ∨ B 

1 

& Y 

66

Verknüpfungsfunktionen mit 1 Schaltvariablen 

Funktion 

V0 

V1 

V2 

V3 

Ausgang Y für Eingang 

0 

0 

0 

1 

1 

1 

0 

1 

0 

1 

A V Y 

Bezeichnung 

Nullfunktion 

Identität (A) 

Negation (A) 

Einsfunktion 

© G. Fries 

Schaltfunktion 

Y = 0 

Y = A 

Y = ¬ A 

Y = 1 

n 

Es gibt 2 

2 

verschiedene Funktionen mit n Variablen 

67

Verknüpfungsfunktionen mit 2 Schaltvariablen 

Funktion 

V0 

V1 

V2 

V3 

V4 

V5 

V6 

V7 

V8 

V9 

V10 

V11 

V12 

V13 

V14 

V15 

Ausgang Y für Eingang 

B A 

0 0 

0 

0 

0 

0 

0 

0 

0 

0 

1 

1 

1 

1 

1 

1 

1 

1 

B A 

0 1 

0 

0 

0 

0 

1 

1 

1 

1 

0 

0 

0 

0 

1 

1 

1 

1 

B A 

1 0 

0 

0 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

B A 

1 1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

Bezeichnung 

Nullfunktion 

UND, Konjunktion 

Inhibition (A) 

Identität (B) 

Inhibition (B) 

Identität (A) 

Antivalenz 

ODER,Disjunktion 

NOR 

Äquivalenz 

Negation (A) 

Implikation (A) 

Negation (B) 

Implikation (B) 

NAND 

Einsfunktion 

© G. Fries 


Y = 0 

Y = A ∧ B 

Y = ¬ A ∧ B 

Y = B 

Y = A ∧ ¬ B 

Y = A 

Y = ( A ∧ ¬ B) ∨ ( ¬ A ∧ B) 

Y = A ∨ B 

Y = ¬ ( A ∨ B) 

Y = ( A ∧ B) ∨ ( ¬ A ∧ ¬ B) 

Y = ¬ A 

Y = ¬ A ∨ B 

Y = ¬ B 

Y = A ∨ ¬ B 

Y = ¬ ( A ∧ B) 

Y = 1 

68

Alternative Darstellung 

Name 

UND 

ODER 

Negation 

NAND 

NOR 

Äquivalenz 

Antivalenz 


DIN Alternative 

Y = A ∧ B 

Y = A ⋅ B 

= AB 

Y = A ∨ B 

Y = ¬ A 

= A 

Y = A ∧ A 

= A ∧ B 

Y = A ∨ B 

= A ∨ B 

Y = A ⇔ B 

Y = A ⇔/ B 

Y = A + B 

Y = A' 

Y = ¬ ( A ∧ B) 

= ¬ ( A ⋅ B) 

Y = ¬ ( A ∨ B) 

= ¬ ( A + B) 

Y = ( A ≡ B) 

= A ⊗ B 

Y = ( A ≡/ B) 

= A ⊕ B 

© G. Fries 

Schaltzeichen 

DIN 

US 

& 

≥1 

1 

& 

≥1 

= 

=1 

69

Darstellung der Funktionen mit Schaltern 

© G. Fries 

Quelle: www.wissenschaft-online.de 

70

Axiome und Theoreme 

� Axiome 

(A1) A = 0, wenn A ≠ 1 (A1') A = 1, wen n A ≠ 0 

(A2) 0 ∧ 0 = 0 (A2') 1 ∨ 1 = 1 

(A3) 1 ∧ 1 = 1 (A3') 0 ∨ 0 = 0 

(A4) 0 ∧ 1 = 1 ∧ 0 = 0 (A4') 0 ∨ 1 = 1 ∨ 0 = 1 

(A5) 0 = 1 ( A5') 

1 = 0 

� Theoreme für eine Variable 

(T1) A ∨ 0 = A (T1') A ∧ 1 = A 

(T2) A ∨ 1 = 1 (T2') A ∧ 0 = 0 

(T3) A ∨ A = A (T3') A ∧ A = A 

(T4) A ∨ A = 1 (T4') 

A ∧ A = 0 

( T5) 

A = A 

© G. Fries 

Dualität 

∧ ↔ ∨ 1 ↔ 0 

Identität, Einselement 

Idempotenz 

Komplement 

71

Theoreme für 2 oder 3 Variablen (Gesetze) 

� Kommutativgesetz 

(T6) A ∨ B = B ∨ A (T6') A ∧ B = B ∧ A 

� Assoziativgesetz 

(T7) 

( A ∨ B) ∨ C = A ∨ ( B ∨ C) (T7') 

( A ∧ B) ∧ C = A ∧ ( B ∧ C) 

� Distributivgesetz 

(T8) ( A ∧ B) ∨ ( A ∧ C) = A ∧ ( B ∨ C) (T8') ( A ∨ B) ∧ ( A ∨ C) = A ∨ ( B ∧ C) 

� Reduktionsformeln 

(K1) A ∨ ( A ∧ B) = A (K1') A ∧ ( A ∨ B) = A 

(K2) A ∨ ( A ∧ B) = A ∨ B (K2') A ∧ ( A ∨ B) = A ∧ B 

(K3) ( A ∧ B) ∨ ( A ∧ B) = A (K3') ( A ∨ B) ∧ ( A ∨ B) = A 

© G. Fries 

(Absorption) 

72

Theoreme für 3 und mehr Variablen (Gesetze) 

� Verallgemeinerte Idempotenz 

(T10) 

(T10') 

A ∨ A ∨ ... ∨ A = A 

A ∧ A ∧ ... ∧ A = A 

� De Morgansche Theoreme 

(T11) A ∧ A ∧ ... ∧ A = A ∨ A ∨ ... ∨ A 

(T11') 

1 2 n 1 2 

n 

A ∨ A ∨ ... ∨ A = A ∧ A ∧ ... ∧ A 

1 2 n 1 2 

n 

� Shannonscher Satz 

(T12) f ( A , A ,..., A , ∨, ∧) 

= f ( A , A ,..., A , ∧, 

∨) 

1 2 n 1 2 n 

� Shannonsche Expansions-Theoreme 

(T13) f ( A , , ..., ) = [ ∧ ( , ,.. ., ) ] ∨ ⎡ 1 A2 An A1 f 1 A2 An ⎣ 

A1 

∧ f ( 0, 

A ,... , A ) ⎤ 

2 n ⎦ 

( T13') 

f ( A , A ,..., A ) = [ ∨ ( , ,..., ) ] ∧ ⎡ 

⎣ 

∨ ( , ,.. ., ) ⎤ 

1 2 n A1 

f 0 A2 An 

A1 f 1 A2 

An 

⎦ 

© G. Fries 

73

Normalformen 

� Darstellung von Funktionen 

� Es existieren viele Möglichkeiten zur Darstellung einer Funktion 

� Standardisierte, vereinfachte Darstellung => Normalform 

� Normalform 

� Enthält nur Negationen von Einzelvariablen, konjunktive und 

disjunktive Verknüpfungen 

� Keine NAND bzw. NOR-Verknüpfungen 

� Normalformen werden aus Mintermen bzw. Maxtermen gebildet 

� Minterm 

� Konjunktive Verknüpfung von n Variablen, wobei jede dieser n 

Variablen genau einmal negiert oder nicht negiert enthalten ist 

� z.B. 

� Maxterm 

C ∧ B ∧ A, C ∧ B ∧ A, C ∧ B ∧ A 

� Disjunktive Verknüpfung von n Variablen, wobei jede dieser n 

Variablen genau einmal negiert oder nicht negiert enthalten ist 

� z.B. C ∨ B ∨ A, C ∨ B ∨ A, C ∨ B ∨ A 

© G. Fries 

74

Minterme und Maxterme 

� Minterme sind Produktterme 

die 1 ergeben in genau einer 

Reihe der Wahrheitstabelle 

� Die Tabelle zeigt alle Minterme 

für 2 Eingangsvariablen 

� Maxterme sind Summenterme 

die 0 ergeben in genau einer 

Reihe der Wahrheitstabelle 

� Die Tabelle zeigt alle Minterme 

und alle Maxterme für 

Funktionen mit 3 Variablen 

Nr B A B ∧ A B ∧ A B ∧ A B ∧ A 

0 0 0 1 0 0 0 

1 0 1 0 1 0 0 

2 1 0 0 0 1 0 

3 1 1 0 0 0 1 

Nr C B A f(C,B,A) Minterm Maxterm 

0 

1 

2 

3 

4 

5 

6 

7 

0 

0 

0 

0 

1 

1 

1 

1 

© G. Fries 

0 

0 

1 

1 

0 

0 

1 

1 

0 

1 

0 

1 

0 

1 

0 

1 

f(0,0,0) 

f(0,0,1) 

f(0,1,0) 

f(0,1,1) 

f(1,0,0) 

f(1,0,1) 

f(1,1,0) 

f(1,1,1) 

C ∧ B ∧ A 

C ∧ B ∧ A 

C ∧ B ∧ A 

C ∧ B ∧ A 

C ∧ B ∧ A 

C ∧ B ∧ A 

C ∧ B ∧ A 

C ∧ B ∧ A 

C ∨ B ∨ A 

C ∨ B ∨ A 

C ∨ B ∨ A 

C ∨ B ∨ A 

C ∨ B ∨ A 

C ∨ B ∨ A 

C ∨ B ∨ A 

C ∨ B ∨ A 

75

Konjunktive und Disjunktive Normalform I 

� Wir betrachten nebenstehende 

Funktion Y = f(C,B,A) 

� Disjunktive Normalform (DNF): 

� Disjunktive Verknüpfung aller 

Minterme, die 1 ergeben 

� Konjunktive Normalform (KNF): 

� Konjunktive Verknüpfung aller 

Maxterme, die 0 ergeben 

� Minterme mi und Maxterme Mj lassen sich durch ihre Nr. i, j 6 

beschreiben 

DNF: 

7 

Nr C B A Y Minterm Maxterm 

0 

1 

2 

3 

4 

5 

© G. Fries 

0 

0 

0 

0 

1 

1 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

0 

1 

0 

1 

0 

1 

0 

1 

1 

0 

0 

1 

1 

0 

1 

1 

C ∧ B ∧ A 

C ∧ B ∧ A 

C ∧ B ∧ A 

C ∧ B ∧ A 

C ∧ B ∧ A 

C ∨ B ∨ A 

C ∨ B ∨ A 

C ∨ B ∨ A 

Y = ( C ∧ B ∧ A) ∨ ( C ∧ B ∧ A) ∨ ( C ∧ B ∧ A) ∨ ( C ∧ B ∧ A) ∨ ( C ∧ B ∧ A) 

= m ∨ m ∨ m ∨ m ∨ m 

KNF: 

0 3 4 6 7 

Y = ( C ∨ B ∨ A) ∧ ( C ∨ B ∨ A) ∧ ( C ∨ B ∨ A) = M ∧ M ∧ M 

1 2 

5 

76

Konjunktive und Disjunktive Normalform II 

� DNF und KNF sind sind gleichwertig 

� DNF oder KNF ist jeweils eine Methode zur eindeutigen Definition einer 

booleschen Funktion als Alternative zur Wahrheitstabelle 

� Schwerpunkt: DNF, da sie überwiegend verwendet wird 

� Umwandlung DNF in KNF 

� DNF + KNF lassen sich mit Shannonschen Satz ineinander überführen 

� Negierte boolesche Funktion: 

� Disjunktive Verknüpfung der Minterme, welche 0 ergeben, bzw. 

konjunktive Verknüpfung der Maxterme, welche 1 ergeben 

Y 

= m ∨ m ∨ m ∨ m ∨ m = M ∧ M ∧ M 

Y = M ∧ M ∧ M ∧ M ∧ M = m ∨ m ∨ m 

denn: m = M Shannon! 

i i 

M ∧ M ∧ M = m ∨ m ∨ m 

m 

0 3 4 6 7 1 2 5 

1 2 5 1 2 5 

∨ m ∨ m ∨ m ∨ m = M ∧ M ∧ M ∧ M ∧ M 

0 3 

0 3 4 6 7 

4 6 

© G. Fries 

1 

2 5 

7 0 3 4 6 

7 

77

Übung disjunktive und konjunktive 

Normalform 

X 

0 

0 

0 

0 

1 

1 

1 

1 

Y 

0 

0 

1 

1 

0 

0 

1 

1 

DNF 

KNF 

Z 

0 

1 

0 

1 

0 

1 

0 

1 

F 

1 

1 

0 

0 

0 

1 

1 

0 

Minterm Maxterm 

� Gegeben ist eine Funktion F in 

drei Variablen. 

� Geben Sie die Minterme und 

die Maxterme der Funktion F 

an. 

� Geben Sie die DNF und die 

KNF an. 

© G. Fries 

78

Normalform ist eine zweistufige Logik 

� Stufigkeit oder Verknüpfungstiefe 

A 

B 

C 

D 

� Einstufige Logik: zwischen Eingang und Ausgang nur eine 

Gatterstufe 

� Zweistufige Logik: zwischen Eingang und Ausgang 2 Gatterstufen in 

Reihe geschaltet 

� n-stufige Logik: zwischen Eingang und Ausgang n Gatterstufen in 

Reihe geschaltet 

� Negationen werden nicht als separate Stufe gezählt! 

A 

B 

≥1 

≥1 

≥1 

Y = ( A ∨ B) 

& 

y 

Y = ( A ∨ B) ∧ ( C ∨ D) 

A 

B 

© G. Fries 

& 

1 

& 

≥1 

1 

zweistufig: 

Y = A ↔ B = ( A ∧ B) ∨ ( A ∧ B) 

Y 

80

Minimierung von Schaltfunktionen 

� Bestimmung der Minimalen Logischen Gleichung 

� Logische Gleichung in 2-stufiger Logik für technische Realisierung 

� Minimieren der DNF ergibt Disjunktive Minimalform (DMF) 

� Minimieren der KNF ergibt Konjunktive Minimalform (KMF) 

� Vergleich ergibt die Minimale logische Gleichung 

� Minimierung mit Hilfe der Booleschen Algebra 

� Für Gleichungen bis zu 3 Variablen. Oft hilfreich für Erstumformungen, 

bevor anderes Verfahren zum Einsatz kommt 

� Algorithmische Verfahren 

� Auswertung am Rechner, z.B. Quine Mc Cluskey (QMC) 

� Anzahl der Variablen kann sehr groß sein 

� Graphische Verfahren 

� Venn Diagramm, Karnaugh-Veitch-Diagramm 

� Vereinfachung durch Realisierung in NOR- bzw. NAND-Technik 

� Minimalform berücksichtigt nur Anzahl, nicht Art der Verknüpfung 

� Berücksichtigung der Bausteintypen: Schaltungsvereinfachung 

© G. Fries 

81

Minimierung mit Boolescher Algebra 

� Oft Anwendung von Distributivgesetz T8 und Kürzungsregel K3 

( A ∧ X ) ∨ ( A ∧ X ) = A 

wobei X ein zusammengesetzter logischer Ausdruck sein kann, z.B. 

[ ] 

A ∧ ( A ∨ B ∧ C) ∨ ⎡ ∧ ∨ ∧ ⎤ 

⎣ 

A ( A B C) ⎦ 

= A 

� Häufiger Fehler bei Anwendung von K3: 

falsche Komplementbildung 

≠ 

( A ∧ B ∧ C) ∨ ( A ∧ B ∧ C) A, 

denn B ∧ C ≠ B ∧ C! 

! ! 

jedoch 

( A ∧ B ∧ C) ∨ ( A ∧ B ∧ C) = A, denn ( B ∧ C) ∨ ( B ∧ C) 

= 1 

© G. Fries 

82

Karnaugh-Veitch-Diagramm I 

� Im Prinzip: Andere Anordnung der 

Wahrheitstabelle 

� Eingangsvariablen werden am Rand 

angeordnet, Reihenfolge beachten! 

� n Eingangsvariablen benötigen 2 n 

Felder, Beispiel: 4 Variablen 

� Jedes Feld repräsentiert einen 

Minterm 

� Nummerierungsschema: 

Nummer des Minterms! 

LSB 

A A 

MSB 

B 

B 

3 7 6 2 

11 15 14 10 

9 13 12 8 

1 5 4 0 

D 

D 

D 

C C C 

© G. Fries 

Nr D C B A Minterm 

0 

1 

2 

3 

4 

5 

6 

7 

8 

9 

10 

11 

12 

13 

14 

15 

0 

0 

0 

0 

0 

0 

0 

0 

1 

1 

1 

1 

1 

1 

1 

1 

0 

0 

0 

0 

1 

1 

1 

1 

0 

0 

0 

0 

1 

1 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

D ∧ C ∧ B ∧ A 

D ∧ C ∧ B ∧ A 

D ∧ C ∧ B ∧ A 

D ∧ C ∧ B ∧ A 

D ∧ C ∧ B ∧ A 

D ∧ C ∧ B ∧ A 

D ∧ C ∧ B ∧ A 

D ∧ C ∧ B ∧ A 

D ∧ C ∧ B ∧ A 

D ∧ C ∧ B ∧ A 

D ∧ C ∧ B ∧ A 

D ∧ C ∧ B ∧ A 

D ∧ C ∧ B ∧ A 

D ∧ C ∧ B ∧ A 

D ∧ C ∧ B ∧ A 

D ∧ C ∧ B ∧ A 

83

Karnaugh-Veitch-Diagramm Ia 








Minterm 



LSB 

B 

B 

B 

B 

3 

1 

A A 

7 

5 

6 

4 

2 

0 

C C C 

MSB 

© G. Fries 

Nr C B A Y Minterm 

0 

1 

2 

3 

4 

5 

6 

7 

0 

0 

0 

0 

1 

1 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

0 

1 

0 

1 

0 

1 

0 

1 

1 

0 

0 

1 

1 

0 

1 

1 

C ∧ B ∧ A 

C ∧ B ∧ A 

C ∧ B ∧ A 

C ∧ B ∧ A 

C ∧ B ∧ A 

84

Karnaugh-Veitch-Diagramm Ib 








Minterm 



LSB 

B 

B 

B 

B 

1 

0 

A A 

1 

0 

1 

1 

0 

1 

C C C 

MSB 

© G. Fries 

Nr C B A Y Minterm 

0 

1 

2 

3 

4 

5 

6 

7 

0 

0 

0 

0 

1 

1 

1 

1 

Werte Y eintragen 

0 

0 

1 

1 

0 

0 

1 

1 

0 

1 

0 

1 

0 

1 

0 

1 

1 

0 

0 

1 

1 

0 

1 

1 

C ∧ B ∧ A 

C ∧ B ∧ A 

C ∧ B ∧ A 

C ∧ B ∧ A 

C ∧ B ∧ A 

85

Karnaugh-Veitch-Diagramm Ic 








Minterm 



LSB 

B 

B 

B 

B 

1 

0 

A A 

1 

0 

1 

1 

0 

1 

C C C 

MSB 

© G. Fries 

Nr C B A Y Maxterm 

0 

1 

2 

3 

4 

5 

6 

7 

0 

0 

0 

0 

1 

1 

1 

1 

Werte Y eintragen 

0 

0 

1 

1 

0 

0 

1 

1 

0 

1 

0 

1 

0 

1 

0 

1 

1 

0 

0 

1 

1 

0 

1 

1 

C ∨ B ∨ A 

C ∨ B ∨ A 

C ∨ B ∨ A 

86

Karnaugh-Veitch-Diagramm II 

� Minimierung ist für Funktionen mit bis zu 5 Variablen sinnvoll 

� 0, 1, d (don‘t care) werden eingetragen 

� Möglichst viele benachbarte Minterme werden zu einem Block 

zusammengefasst 

� Benachbart sind Felder, die sich nur in 1 Variablen unterscheiden: 

- Am rechten und linken bzw. oberen und unteren Rand liegende 

Felder können Nachbarn sein! 

� Zusammenfassung gemäß Distributivgesetz T8 und Kürzungsregel K3 

Minterm Nr.1: 

D ∧ C ∧ B ∧ A 

B 

B 

0 

0 

d 

1 

A A 

0 

1 

d 

0 

1 

1 

0 

1 

0 

0 

0 

0 

C C C 

D 

D 

D 

Zusammenfassen der Minterme 14+15: 

© G. Fries 

( D ∧ C ∧ B ∧ A) 

∨ ( D ∧ C ∧ B ∧ A) 

= 

( D ∧ C ∧ B) ∧ ( A ∨ A) 

= D ∧ C ∧ B 

87

Minimierung mit KV-Diagramm 

� Anzahl der Variablen bestimmt Diagrammgröße 

� Logische Variablen beginnend mit der Wertigkeit 2 0 entgegen dem 

Uhrzeigersinn am Rand anordnen 

� Aus Wahrheitstabelle oder DNF die Werte (0, 1, d) eintragen 

� Benachbarte „1“ Felder zu Blöcken zusammenfassen 

� Redundante Felder (d) dürfen miteinbezogen werden, Blockgröße: 2 n 

� Ein „1“-Feld oder ein „d“-Feld darf in mehreren Blöcken integriert sein 

� Zwei Blöcke, die sich nur in einer Variablen unterscheiden, sind 

benachbart. Diese dürfen ebenfalls zusammengefasst werden 

� Jeder Block wird durch einen konjunktiven Term beschrieben 

� Größtmöglicher Block = Primimplikant 

� Logische Gleichung erstellen durch disjunktive Verknüpfung 

der Blöcke 

� Diese ist dann minimal, wenn die Blöcke so groß wie möglich gewählt 

sind und die Anzahl der Blöcke minimal ist 

© G. Fries 

88

Minimierung mit KV-Diagramm II 

� Zur Auswahl der Primimplikanten (PI) 

� Kern-PI P K hat mindestens eine 1, die nur er 

allein abdeckt: immer berücksichtigen! 

� Absolut eliminierbarer PI P A , lässt sich 

vollständig von den P K abdecken: überflüssig! 

� Relativ eliminierbarer PI P R , eliminierbar, aber 

nicht mit P k allein: mehrere Lösungen! 

� Minimalform für Beispiel rechts 

� P K : 1, 2, 3 P R : 4, 5 P A : keine 

� 2 Möglichkeiten: 1, 2, 3, 4 oder 1, 2, 3, 5 

© G. Fries 

1 

B 

2 

3 

B 

1 

0 

0 

1 

4 

A A 

� Ermitteln der KMF mit der Maxtermmethode 

Bisher Mintermmethode für DMF; Maxtermmethode liefert KMF: 

1. Alle „0“-Terme im KVD zu Blöcken zusammenfassen 

2. Disjunktive Verknüpfung dieser Minterme liefert negierte Funktion! 

3. Daher: nach De Morgan invertieren ergibt KMF 

0 

1 

0 

0 

1 

1 

1 

0 

1 

0 

0 

1 

C C C 

5 

D 

D 

D 

89

Don‘t Care ... 

� Aufgabenstellungen, bei denen ... 

� bestimmte Kombinationen der Eingangsvariablen nicht auftreten 

können oder 

� das Ausgangsverhalten für bestimmte Eingangszustände 

gleichgültig ist 

� Derartige Eingangszustände heißen 

� Redundanzen, „Don‘t care“-Terme, Pseudozustände 

� Diese werden im KV Diagramm mit „d“ gekennzeichnet 

� Don‘t care-Terme lassen sich beliebig in Vereinfachungsblöcke 

einbeziehen, d.h. sie können optional mit in die Blockbildung 

einbezogen werden, können aber auch weggelassen werden! 

berücksichtigt 

B 

B 

1 

1 

A A 

1 

d 

0 

d 

© G. Fries 

1 

0 

C C C 

unberücksichtigt 

90

Beispiel Aufzugsteuerung 

� „Logisches Problem“ 

� Schrittweise Vorgehen 

- Formulierung des Problems 

- Entwickeln einer Normalform 

- Vereinfachte Lösung durch Minimierung der Normalform 

� Problemformulierung 

� Ein Aufzug eines Hotels mit 8 Etagen soll die Eingangshalle mit 

den Etagen 4 bis 7 verbinden. Für die Aufzugsteuerung steht die 

Etagennummer (0-7) als dreistellige Dualzahl zur Verfügung. Aus 

dieser Dualzahl soll ein Signal hergeleitet werden, das in den 

Etagen, in denen der Aufzug halten soll, den Wert 1 hat. 

� Variablendefinition 

� Y = f(A,B,C) 

� Y = 1 bedeutet: Aufzug hält 

� Y = 0 bedeutet: Aufzug hält nicht 

� C, B, A entsprechen der dreistelligen Dualzahl = Etagennummer 

© G. Fries 

91

Aufzugsteuerung II 


B 

B 

Nr 

0 

1 

2 

3 

4 

5 

6 

7 

C 

0 

0 

0 

0 

1 

1 

1 

1 

B 

0 

0 

1 

1 

0 

0 

1 

1 

A A 

A 

0 

1 

0 

1 

0 

1 

0 

1 

C C C 

Y 

1 

0 

0 

0 

1 

1 

1 

1 


� Entweder alle Minterme die 1 sind: 

� Y DNF =....................................................... 

© G. Fries 

....................................................... 

� oder alle Maxterme die 0 sind: 

� Y KNF = ...................................................... 

Y DMF = ............................ 

...................................................... 

Y KMF = .............................. 

Maxtermmethode! 

B 

B 

A A 

C C C 

92

Aufzugsteuerung III 

1 

1 

1 

C B A C B A 

& 

& 

& 

& 

& 

A 

B 

C 

≥1 

© G. Fries 

1 

1 

& 

≥1 

Y 

94

Grundverknüpfungen in NAND- und NOR- Technik 

� Die Grundverknüpfungen lassen sich technisch auch in reiner 

NAND- oder NOR-Technik realisieren 

� Ausgangspunkt sind die logischen Gleichungen 

� Diese werden so umgeformt, dass der logische Ausdruck nur 

noch NAND- bzw. NOR-Verknüpfungen enthält 

� Bei Anwendung der NAND- bzw. NOR-Technik kann man alle 

digitalen Schaltungen mit Bausteinen gleichen Typs entwerfen 

� Beispiele sind u.a. in den Übungsaufgaben 

© G. Fries 

96

NAND- und NOR-Technik II 

Negation Y = A 

NAND-Technik: Y = ( A ∧ A) oder Y = ( A ∧1) 

NOR-Technik: Y = ( A ∨ A) oder Y = ( A ∨ 0) 

UND-Verknüpfung 

Y = A ∧ B 

NAND-Technik: Y = ( A ∧ B) = ( A ∧ B) ∧ ( A ∧ B) 

NOR-Technik: 

Y = ( A ∨ A) ∧ ( B ∨ B) = ( A ∨ A) 

∨ ( B ∨ B) 

ODER-Verknüpfung 

Y 

= A ∨ B 

NAND-Technik: 

Y = ( A ∧ A) ∨ ( B ∧ B) = ( A ∧ A) ∧ ( B ∧ B) 

NOR-Technik: Y = ( A ∨ B) = ( A ∨ B) ∨ ( A ∨ B) 

© G. Fries 

97

FH Wiesbaden 




Kap. 5. Kombinatorische Schaltungen 

� Definition 

� Codes 

� Code-Umsetzer, Codierer, Decodierer 

� Multiplexer, Demultiplexer 

� Komparator 

� Rechenschaltungen 

� Halbaddierer, Voll-Addierer, ALU 

� Analyse und Entwurf von Schaltnetzen 

� Multiplexer-basiert, ROM-basiert 

Stand: 12.10.2006

Definitionen 

� Kombinatorische Schaltungen (Schaltnetze) 

� Digitale Schaltung zum Verarbeiten von Schaltvariablen, wobei die 

Ausgangszustände zu einem bestimmten Zeitpunkt t 1 nur von den 

Zuständen an den Eingängen zum Zeitpunkt t 1 abhängen 

� Lässt sich mit Grundgattern (AND, OR, NOT) realisieren 

� Enthält keine Rückkopplung 

� Sequentielle Logik (Schaltwerke) 


Ausgangszustände zu einem bestimmten Zeitpunkt t 1 von den 

Zuständen an den Eingängen zum Zeitpunkt t 1 und von endlich vielen 

vorangegangenen Zeitpunkten abhängen 

� Ausgangszustände sind abhängig von Eingangszuständen und von 

den Zuständen innerer Schaltvariablen (Vorgeschichte) 

� Enthält Rückkopplungen und Speicherglieder (Flip-Flops) 

� Zunächst 

� Codes als Grundlagen für Codierschaltungen 

© G. Fries 

99

Codes 

� Code 

� Ein Code ist eine Vorschrift für die Zuordnung der Zeichen eines 

Zeichenvorrates zu denjenigen eines anderen Zeichenvorrates 

� Unterschiedliche Anforderungen an Codes für spezielle Aufgaben 

� Speicherung 

� Codierung, welche geringe Anzahl an Speicherplätzen erfordert 

� Übertragung 

� Codierung, welche eine Überprüfung der Daten auf Fehler bzw. 

sogar eine Fehlerkorrektur erlaubt 

� Abtastung mit AD-Wandler 

� Möglichst geringe Auswirkung von Abtastfehlern auf Messwerte 

� Verarbeitung 

� Codierung, welche besonders einfache und schnelle Verarbeitung 

ermöglicht (z.B. 2er-Komplement) 

© G. Fries 

100

Alphanumerische und Numerische Codes 

� Alphanumerische Codes 

� Buchstaben, Ziffern und Sonderzeichen binär verschlüsselt 

� ASCII-Code (American Standard Code for Information Interchange) 

- 0 ... 9, a ... z, A ... Z, Sonderzeichen, Steuerzeichen 

- 7 bit; d.h. 128 Zeichen können codiert werden 

- 8 bit mit Parity-Bit 

� Numerische Codes 

� Nur Zahlen bzw. Ziffern werden dargestellt 

� Zahl wird als Ganzes codiert: Wortcode 

� Zahl wird ziffernweise codiert: Zifferncode 

� Wortcodes 

� Dualcode und Gray-Code 

© G. Fries 

101

Wortcodes - Dualcode 

� Dualcode 

� Ein k-Bit Dualcode ist ein 

Wortcode, der jeder Dezimalzahl 

eine entsprechende Dualzahl 

mit k Stellen zuordnet 

� Anzahl k der benötigten Stellen 

des k-Bit-Dualcodes für eine 

vorgegebene Anzahl m von 

Dezimalzahlen: 

z.B. m 

k = ldm = ld10 ⋅ logm 

= 

k 

= 3, 322 ⋅log 

m 

= 1000 

= 3, 322 ⋅ log 1000 = 9, 966 

=> 10 Bit (1024 Zeichen) 

� Tabelle: 5-Bit Dualcode 

© G. Fries 

Stellengewicht 

Dezimalzahl 

0 

1 

2 

3 

4 

5 

6 

7 

8 

9 

10 

11 

12 

13 

14 

15 

16 

... 

31 

2 4 

D4 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 

1 

... 

1 

2 3 

D3 

0 

0 

0 

0 

0 

0 

0 

0 

1 

1 

1 

1 

1 

1 

1 

1 

0 

... 

1 

2 2 

D2 

0 

0 

0 

0 

1 

1 

1 

1 

0 

0 

0 

0 

1 

1 

1 

1 

0 

... 

1 

2 1 

D1 

0 

0 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

0 

... 

1 

2 0 

D0 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

... 

1 

102

Wortcodes - Gray-Code 

� Gray-Code 

� Ein k-Bit Gray-Code ist ein 

einschrittiger Wortcode 

� Einschrittig bedeutet, dass sich 

benachbarte Codewörter nur in 

einer Ziffernstelle unterscheiden 

� Bildungsgesetz: Ausgehend vom 

Anfangswert werden 

nacheinander, von rechts 

beginnend, die nächsthöhere 

Bitstelle auf 1 gesetzt und die 

schon vorhandenen Bitstellen in 

umgekehrter Reihenfolge 

übernommen: Spiegelung der 

vorhandenen Stellen! 

� Tabelle: 5-Bit Gray-Code 

© G. Fries 

Dezimalzahl 

0 

1 

2 

3 

4 

5 

6 

7 

8 

9 

10 

11 

12 

13 

14 

15 

16 

... 

31 

G4 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 

1 

... 

1 

G3 

0 

0 

0 

0 

0 

0 

0 

0 

1 

1 

1 

1 

1 

1 

1 

1 

1 

... 

0 

G2 

0 

0 

0 

0 

1 

1 

1 

1 

1 

1 

1 

1 

0 

0 

0 

0 

0 

... 

0 

G1 

0 

0 

1 

1 

1 

1 

0 

0 

0 

0 

1 

1 

1 

1 

0 

0 

0 

... 

0 

G0 

0 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

0 

0 

... 

0 

103

Wortcodes – Optische Abtastung 

Reflexionsabtastung Transmissionsabtastung 

© G. Fries 

104

Wortcodes – optische Abtastung 

© G. Fries 

105

Wortcodes - Gray-Code 

bit3(MSB) 

bit2 

bit1 

bit0 (LSB) 

G3 

G2 

G1 

G0 

G3 00000000111111111111111100000000 

G2 00001111111100000000111111110000 

G1 00111100001111000011110000111100 

G0 01100110011001100110011001100110 

© G. Fries 

106

Zifferncodes - BCD-Code 

� Zahl wird ziffernweise codiert: Zifferncode 

� BCD (Binary Coded Decimal) 

� Codierung der Dezimalzahlen in Tetraden 

� Tetrade = 4-Bit Einheit 

� Zur Ein- und Ausgabe von Dezimalzahlen in digitale Systeme 

� 8-4-2-1-Code 

� Die ersten 10 Tetraden des Dualcodes 

� BCD-Gray-Code 

� Die ersten 10 Tetraden des Gray-Codes 

� Aiken-Code 

� Stellen sind gewichtet mit 2-4-2-1 

� Exzeß-3-Code 

� Verwendung in Steuerungstechnik zur Detektion von Störungen 

� Enthält weder 0000 noch 1111, welche bei Störungen entstehen können 

� Pseudotetraden 

� Nicht verwendete Tetraden, welche Werte > 9 repräsentieren 

© G. Fries 

107

108 

© G. Fries 

BCD-Codes in geschlossener Darstellung 

1 

1 

1 

1 

1 

1 

1 

1 

0 

0 

0 

0 

0 

0 

0 

0 

8 

8-4-2-1-Code 

1 

1 

1 

1 

0 

0 

0 

0 

1 

1 

1 

1 

0 

0 

0 

0 

4 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

0 

0 

2 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

1 

1 

1 

1 

1 

1 

1 

1 

0 

0 

0 

0 

0 

0 

0 

0 

- 

BCD-Gray-Code 

0 

0 

0 

0 

1 

1 

1 

1 

1 

1 

1 

1 

0 

0 

0 

0 

- 

0 

0 

1 

1 

1 

1 

0 

0 

0 

0 

1 

1 

1 

1 

0 

0 

- 

0 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

0 

- 

1 

1 

1 

0 

0 

0 

1 

1 

1 

1 

1 

0 

0 

0 

0 

0 

2 

Aiken-Code 

0 

0 

0 

1 

1 

1 

1 

1 

1 

1 

0 

1 

0 

0 

0 

0 

4 

1 

0 

0 

1 

1 

0 

1 

1 

0 

0 

1 

0 

1 

1 

0 

0 

2 

0 

1 

0 

1 

0 

1 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

Exzeß-3 Code 

Codes 

1 

1 

1 

1 

Pseudotetrade 

0 

1 

1 

1 

Pseudotetrade 

1 

0 

1 

1 

Pseudotetrade 

0 

1 

0 

0 

Pseudotetrade 

1 

0 

0 

0 

Pseudotetrade 

0 

0 

0 

0 

Pseudotetrade 

0 

0 

1 

1 

9 

1 

1 

0 

1 

8 

0 

1 

0 

1 

7 

1 

0 

0 

1 

6 

0 

0 

0 

1 

5 

1 

1 

1 

0 

4 

0 

1 

1 

0 

3 

1 

0 

1 

0 

2 

0 

0 

1 

0 

1 

1 

1 

0 

0 

0 

Stellengewicht − − 

8 4 2 1

109 

© G. Fries 

BCD-Codes - Zuordnung zum Dualcode 

15 

14 

13 

12 

11 

10 

9 

8 

7 

6 

5 

4 

3 

2 

1 

0 

PT 

PT 

PT 

PT 

PT 

PT 

9 

8 

7 

6 

5 

4 

3 

2 

1 

0 

8-4-2-1- 

Code 

PT 

PT 

9 

8 

PT 

PT 

PT 

PT 

5 

4 

6 

7 

2 

3 

1 

0 

BCD-Gray- 

Code 

PT 

PT 

PT 

9 

8 

7 

6 

5 

4 

3 

2 

1 

0 

PT 

PT 

PT 

Exzeß-3 

Code 

9 

8 

7 

6 

5 

PT 

PT 

PT 

PT 

PT 

PT 

4 

3 

2 

1 

0 

Aiken-Code 

0 

0 

0 

0 

1 

0 

0 

0 

0 

1 

0 

0 

1 

1 

0 

0 

0 

0 

1 

0 

1 

0 

1 

0 

0 

1 

1 

0 

1 

1 

1 

0 

0 

0 

0 

1 

1 

0 

0 

1 

0 

1 

0 

1 

1 

1 

0 

1 

1 

0 

1 

1 

0 

0 

1 

1 

0 

1 

1 

1 

1 

1 

1 

1 

Dual 

Code

Eigenschaften von Codes I 

� Codewort 

� Folge von Zeichen, die als Einheit betrachtet werden, z.B. Tetrade 

� Stellenzahl k 

� Anzahl der Stellen des Codes 

� Maximale Anzahl der unterschiedlichen Codewörter n 

� Bei k Stellen ist die maximal mögliche Anzahl Codewörter n = 2 k 

� Anzahl der unterschiedlichen Codewörter m 

� Tatsächliche Anzahl ≤ = 

� Redundanz R 

k 

m n 2 

� Redundanz: „Vorhandensein von mehr als für die Ausführung der 

vorgesehenen Aufgabe an sich notwendige Mittel“ 

n n n 

R = ld Bit = ld10 ⋅ log Bit = 3, 322 ⋅log 

Bit 

m m m 

R > 0 wenn m < n! 

� Codes mit Redundanz ermöglichen Prüfbarkeit bzw. Korrigierbarkeit 

� Geeignet zur Datenübertragung 

© G. Fries 

110

Eigenschaften von Codes II 

� Bewertbarkeit 

� Ein Code ist bewertbar, wenn jeder Codestelle eine bestimmte 

Wertigkeit zugeordnet ist. Die codierte Dezimalzahl ergibt sich dabei als 

Summe der mit 1 belegten Stellen im Codewort 

� Bei der A/D und D/A-Wandlung erforderlich 

� Gewicht g 

� Gesamtzahl der Einsen in einem Codewort 

� Gleichgewichtiger Code: Jedes Codewort besitzt gleiche Anzahl Einsen 

� Hamming Distanz d 

� Hamming Distanz gibt beim Vergleich zweier Codewörter die Anzahl der 

Binärstellen an, in denen sich die Codewörter unterscheiden 

� Minimale Hamming Distanz d min 

� Minimale Anzahl von Stellen zweier Codewörter mit unterschiedlichen 

Ziffern 

� Stetiger Code 

� Hamming Distanz aller benachbarten Codewörter ist gleich 

� Einschrittiger Code 

� Hamming Distanz aller benachbarten Codewörter ist gleich 1 

© G. Fries 

111

Prüfbare Codes 

� Bitfehler 

� Bits ändern ihre Werte durch Störungen während der Übertragung 

� 1-Bit-Fehler: genau 1 Bit ist falsch 

� Prüfbarkeit: Prüfung auf Bitfehler 

� Ist möglich, wenn sich alle Codewörter in mindestens 2 Stellen 

unterscheiden, also d min > 1 ist 

� Anzahl erkennbarer Fehler F E = d min - 1 

� Korrigierbarkeit: Korrektur von Bitfehlern 

� Ist möglich, wenn sich alle Codewörter in mindestens 3 Stellen 

unterscheiden, also d min > 2 ist 

� Anzahl korrigierbarer Fehler F K = (d min - 1) / 2 

� Beispiel 

� d min = 2: 1-Bit-Fehler ist erkennbar 

� d min = 3: 2-Bit-Fehler ist erkennbar, 1-Bit-Fehler ist korrigierbar 



© G. Fries 

112

Beispiel: Prüfbare Codes 

� Aufgabe 

� Zur Sicherung einer Datenübertragung soll ein prüfbarer 4-Bit- Code 

verwendet werden. Es kann davon ausgegangen werden, dass auf 

der Übertragungsstrecke nur ein 1-Bit-Fehler innerhalb eines 

Codewortes auftreten kann 

� Ein Codewort des 4-Bit-Codes ist bekannt: 0000 

� Geben Sie alle Codewörter des 4-Bit-Codes an. Wie ermitteln Sie 

diese? 

....... ....... ....... ....... ....... ....... ....... ...... 

� Welche Hamming Distanz d besitzen diese untereinander? 

....... ...... 

� Beim Empfänger wird das fehlerhafte Datenwort 1110 empfangen. 

Aus welchen Codewörtern könnte es durch einen 

1-Bit-Fehler entstanden sein? 

....... ....... ....... ...... 

� Kann das fehlerhafte Datenwort korrigiert werden? Begründung! 

© G. Fries 

113

Hamming Codes (Beispiel) 

010 

110 

100 

011 

000 001 

111 

mimimum distance=1 

101 

no detection of single errors 

code word 

noncode word 

© G. Fries 

010 

110 

100 

011 

000 001 

mimimum distance=2 

111 

101 

detection of all single errors 

115

Paritätsprüfung mit Parity-Bit 

� Fehlerprüfung durch Hinzufügen eines 

zusätzlichen Prüf-Bits: Parity-Bit 

� 2 Möglichkeiten 

� Ergänzung der Gesamtzahl der Stellen 

des Codewortes, die die Ziffer 1 aufweisen, 

zu einer geraden Anzahl (inkl. 

Parity-Bit): Gerade Parity-Prüfung (even) 

� Ergänzung der Gesamtzahl der Stellen 

des Codewortes, die die Ziffer 1 aufweisen, 

zu einer ungeraden Anzahl (inkl. 

Parity-Bit): Ungerade Parity-Prüfung (odd) 

� Anfügen eines Prüfbits kann die 

Hamming-Distanz um den Wert 1 

erhöhen 

� Minimale Hamming-Distanz d min = 2 

� Prüfbarkeit von 1-Bit-Fehlern ist möglich! 

� Ergänzen Sie die Tabelle 

© G. Fries 

0 

1 

2 

3 

4 

5 

6 

7 

8 

9 

10 

11 

12 

13 

14 

15 

Code 

8 4 2 1 

0 0 0 0 

0 0 0 1 

0 0 1 0 

0 0 1 1 

0 1 0 0 

0 1 0 1 

0 1 1 0 

0 1 1 1 

1 0 0 0 

1 0 0 1 

1 0 1 0 

1 0 1 1 

1 1 0 0 

1 1 0 1 

1 1 1 0 

1 1 1 1 

Parity 

even odd 

116

Parity-Generator und Prüfer 

D0 

D1 

D2 

D3 

D4 

D5 

D6 

D7 

D0 

D1 

D2 

D3 

D4 

D5 

D6 

D7 

=1 

=1 

P 

=1 

=1 

=1 

=1 

Parity-Generator zur Erzeugung eines geraden 

Parity-Bits P für die Übertragung von 8 Datenbits 

=1 

=1 

© G. Fries 

=1 

=1 

=1 

=1 

=1 

im Sender 

=1 

Parity-Prüfer zur Erzeugung des Fehlersignals F 

=1 

P 

im Empfänger 

F 

118

Gleichgewichtige Codes 

� g-aus-k-Codes 

� Gleichgewichtige Codes, da jedes Codewort g Ziffern mit 1 besitzt 

� d min > 1 => 1-Bit-Fehler erkennbar 

� Welches d min besitzt der 2-aus-5-Code? 

Stellenwert 

0 

1 

2 

3 

4 

5 

6 

7 

8 

9 

0 

0 

0 

0 

0 

0 

0 

0 

0 

1 

1 aus 10 Code 

9 8 7 6 5 4 3 2 1 0 

0 

0 

0 

0 

0 

0 

0 

0 

1 

0 

0 

0 

0 

0 

0 

0 

0 

1 

0 

0 

0 

0 

0 

0 

0 

0 

1 

0 

0 

0 

0 

0 

0 

0 

0 

1 

0 

0 

0 

0 

0 

0 

0 

0 

1 

0 

0 

0 

0 

0 

0 

0 

0 

1 

0 

0 

0 

0 

0 

0 

© G. Fries 

0 

0 

1 

0 

0 

0 

0 

0 

0 

0 

0 

1 

0 

0 

0 

0 

0 

0 

0 

0 

1 

0 

0 

0 

0 

0 

0 

0 

0 

0 

1 

0 

0 

0 

0 

0 

0 

1 

1 

1 

2 aus 5 Code 

7 4 2 1 0 

1 

0 

0 

0 

1 

1 

1 

0 

0 

0 

0 

0 

1 

1 

0 

0 

1 

0 

0 

1 

0 

1 

0 

1 

0 

1 

0 

0 

1 

0 

0 

1 

1 

0 

1 

0 

0 

1 

0 

0 

119

Aufgabe 1: Entwurf eines Code-Umsetzers 

� Code-Umsetzer 

� Code-Umsetzer ordnet den Zeichen eines Codes X die Zeichen eines 

Codes Y zu 

� Aufgabe 

� Entwerfen Sie einen Code-Umsetzer, der aus dem 8-4-2-1-Code in 

den BCD-Gray-Code umsetzt. Tritt im 8-4-2-1-Code eine 

Pseudotetrade auf, so soll eine Fehlermeldung erfolgen. Die 

Darstellung im BCD-Gray-Code ist im Fehlerfall beliebig 

� Zur Lösung 

� Welche Eingangsvariablen, wie viele? ....................... 

- LSB 

� Welche Ausgangsvariablen, wie viele? ........................ 

- LSB 

� Fehlersignal F 

- Was bedeutet F = 1 bzw. F= 0 


� KV-Diagramme 

� Schaltung 

© G. Fries 

120

Wahrheitstabelle Code-Umsetzer 

Dezimalziffer 

0 

1 

2 

3 

4 

5 

6 

7 

8 

9 

Pseudotetrade 

Pseudotetrade 

Pseudotetrade 

Pseudotetrade 

Pseudotetrade 

Pseudotetrade 

D3 

0 

8-4-2-1-Code 

D2 D1 D0 

© G. Fries 

G3 

BCD-Gray-Code 

Fehler 

G2 G1 G0 F 

121

KV-Diagramme für Code-Umsetzer 

D1 

D1 

D0 D0 

D2 D2 D2 

G 3 = 

G 2 = 

D1 

D1 

G0 = 

D3 

D3 

D3 

D0 D0 

D1 

D1 

D2 D2 D2 

D3 

D3 

D3 

D0 D0 

D2 D2 D2 

D1 

D1 

© G. Fries 

D0 D0 

D2 D2 D2 

F = 

D3 

D3 

D3 

D1 

D1 

D0 D0 

D2 D2 D2 

G 1 = 

D3 

D3 

D3 

D3 

D3 

D3 

123

Digitale Schaltung Code-Umsetzer 

� Bitte korrekt ergänzen 

D .. 

D .. 

D .. 

D .. 

D .. 

D .. 

D .. 

D .. 

D .. 

D .. 

D .. 

© G. Fries 

G .. 

G .. 

G .. 

G .. 

F 

125

Digitale Schaltung Code-Umsetzer 

Bausteine 

� Beispiel CD4028BC BCD to decimal converter 

© G. Fries 

127

Multiplexer 

� Multiplexer 

� Funktionseinheiten, die Nachrichten von einer Gruppe von 

Nachrichtenkanälen an eine andere Gruppe von 

Nachrichtenkanälen übergeben 

� 2 wichtige Sonderfälle 

� Die Konzentration von n Kanälen auf einen Kanal 

� Die Verteilung von einem Kanal auf n Kanäle: Demultiplexer 

� Anwendung 

� Datenabfrage 

� Parallel-Serien- und Serien-Parallel-Umsetzung 

� Festwertspeicher 

� Anzahl der Steuerleitungen für Multiplexer 

� Soll von n Datenkanälen selektiert werden, dann sind ld n 

Steuervariablen erforderlich 

© G. Fries 

128

Beispiel: 4-zu-1 Multiplexer 

� Anzahl der Steuerleitungen 

� ld 4 = 2 Steuervariablen A, B 

� Wahrheitstabelle, Funktion und digitale Schaltung 

Adr 

0 

1 

2 

3 

B 

0 

0 

1 

1 

A 

0 

1 

0 

1 

Y 

D0 

D1 

D2 

D3 

D0 

D1 

D2 

D3 

A 

B 

A 

B 

A 

B 

A 

B 

Y = ( A ∧ B ∧ D0) ∨ ( A ∧ B ∧ D1) ∨ ( A ∧ B ∧ D2) ∨ ( A ∧ B ∧ D3) 

& 

& 

& 

& 

≥ 1 

© G. Fries 

Y 

A 

B 

D0 

D1 

D2 

D3 

0 

1 

0 

1 

2 

3 

} G 

MUX 

0 

3 

Y 

G = Gate; Abhängigkeit der Daten- 

eingänge von den Steuereingängen 

129

Beispiel: 1-zu-4 Demultiplexer 

� Wahrheitstabelle, Funktion und digitale Schaltung 

� In Abhängigkeit von der Schalterstellung wird ein Datensignal an n 

verschiedene Ausgänge verteilt 

Adr 

0 

B 

0 

A 

0 

Y0 

X 

Y1 

0 

Y2 

0 

Y3 

0 X 

B 

& 

1 

2 

0 

1 

1 

0 

0 

0 

X 

0 

0 

X 

0 

0 X 

A 

B 

& 

3 

1 

1 

0 

0 

Y 0 = A ∧ B ∧ X 

Y1 = A ∧ B ∧ X 

Y 2 = A ∧ B ∧ X 

Y 3 = A ∧ B ∧ X 

0 

X 

X 

X 

A 

A 

B 

A 

B 

© G. Fries 

& 

& 

Y0 

Y1 

Y2 

Y3 

A 

B 

X 

DX 

0 

1 }G 

G = Gate; Abhängigkeit der 

0 

3 

Datenausgänge von den 

Steuereingängen 

0 

1 

2 

3 

Y0 

Y1 

Y2 

Y3 

130

Praxis: c't 2004, Heft9: Blue Connection 

Stereoton per Blootooth übertragen 

CD4053: Triple 2-Channel Analog Multiplexer/Demultiplexer 

© G. Fries 

131

Praxis: c't 2004, Heft9: Blue Connection 

CD4053: Triple 2-Channel Analog Multiplexer/Demultiplexer 

© G. Fries 

132

Komparator 

� Komparator (Vergleicher) 

� Ein n-Bit Zahlenkomparator vergleicht 

die Ziffernstellen zweier n-Bit 

Dualzahlen und stellt das Ergebnis am 

Ausgang zur Verfügung 

� Anwendung 

� In Rechnertechnik zum Abprüfen von 

Sprungbedingungen 

� Realisierung 

� Erfordert hohen Schaltungsaufwand, 

daher Kaskadierung 

� 2-Bit Komparator 

� Vergleicht zwei 2-Bit Dualzahlen 

X = (X1 X0) und Y = (Y1 Y0) 

� 3 Ausgänge: 

X < Y, X = Y oder X > Y 

© G. Fries 

X0 

X1 

Y0 

Y1 

Ver- 

gleicher 

KL = 1, für X < Y 

GL = 1, für X = Y 

GR = 1, für X > Y 

KL 

GL 

GR 

133

2-Bit-Komparator (Funktion) 

X1 

X1 

X0 X0 

Y0 Y0 Y0 

Y1 

Y1 

Y1 

� Bestimmen Sie aus dem KV 

Diagramm die DMF für GR (X>Y) 

� ................................................... 

� Leiten Sie daraus KL (X

2-Bit-Komparator (Funktion) 

X1 

X1 

1 

1 

1 

X0 X0 

1 

1 

1 

Y0 Y0 Y0 

Y1 

Y1 

Y1 

� Bestimmen Sie aus dem KV 

Diagramm die DMF für GR (X>Y) 

� ................................................... 

� Leiten Sie daraus KL (X

2-Bit-Komparator (Schaltung) 

X0 

X1 

Y0 

Y1 

1 

1 

1 

1 

� Bitte korrekt ergänzen 

X < Y X = Y X > Y 

© G. Fries 

137

Kaskadierbare Komparatoren 

� Vergleicht 2 Dualzahlen mit n Bit 

� 4-Bit-Komparator 7485 

� Schaltsymbol 

� 3 Erweiterungseingänge 

� 3 Ausgänge 

� Vergleicht zwei 4-Bit-Zahlen 

X (X3 X2 X1 X0) und 

Y (Y3 Y2 Y1 Y0) 

� Zusammenschaltung von n 

Komparatoren erlaubt den 

Vergleich von 4n-Bit-Zahlen 

© G. Fries 

X0 

X1 

X2 

X3 

Y0 

Y1 

Y2 

Y3 

0⎫ 

COM 

⎪ 

⎬P 

3⎪ 

⎭ 

< 

= 

> 

0⎫ 

⎪ 

⎬Q 

3⎪ 

⎭ 

PQ 

139

Beispiel 12-Bit-Komparator 

� 12-Bit-Komparator 

X0 

X1 

X2 

X3 

Y0 

Y1 

Y2 

Y3 

� Bitte ergänzen Sie die drei 4-Bit-Komparatoren zu einem 12- 

Bit- Komparator X = (X11 X10 ... X0), Y = (Y11 Y10 ... Y0) 

� Welche Eingangsbeschaltung ist für die Vergleichseingänge 

des ersten Komparators erforderlich? Warum? 

0⎫ 

COM 

⎪ 

⎬P 

3⎪ 

⎭ 

< 

= 

> 

0⎫ 

⎪ 

⎬Q 

3⎪ 

⎭ 

PQ 

0⎫ 

COM 

⎪ 

⎬P 

3⎪ 

⎭ 

< 

= 

> 

0⎫ 

⎪ 

⎬Q 

3⎪ 

⎭ 

© G. Fries 

PQ 

0⎫ 

COM 

⎪ 

⎬P 

3⎪ 

⎭ 

< 

= 

> 

0⎫ 

⎪ 

⎬Q 

3⎪ 

⎭ 

PQ 

140

Wdh.: Duale Addition 

� Duale Addition (erfolgt stellenweise) 



Summe Übertrag 

0 + 0 + 0 = 0 0 

0 + 1 + 0 = 1 0 

1 + 0 + 0 = 1 0 

1 

0 

+ 

+ 

1 

0 

+ 

+ 

0 

1 

= 

= 

0 

1 

1 

0 

0 + 1 + 1 = 0 1 

1 + 0 + 1 = 0 1 

+ + = 

1 

� Beispiel 

� N = 8 

1 1 

Dual Dezimal 

0 0 1 0 1 0 0 1 4 1 

+ 0 0 0 1 1 0 0 1 + 2 5 

11 1 1 

0 1 0 0 0 0 1 0 6 6 

1 1 

© G. Fries 

� Übertrag (Carry) 

� tritt auf, wenn eine 

Einzelsumme 

größer oder gleich 

der Basis B ist 

Dual Dezimal 

, , 

0 0 1 0 1 0 0 1 10 25 

+ 0 0 0 1 1 0 0 1 + 6 25 

1 1 1 1 

0 1 0 0 0 0 1 0 16 5 

, , 

, , 

142

Addierer 

� Addierer 

� Addition und Subtraktion von Dualzahlen 

� Subtraktion durch Addition des Zweier- 

Komplements 

� Zunächst: Schaltung 1-Bit-Halbaddierer 

� Volladdierer: Hinzufügen eines 

Übertragseingangs 

� Kaskadierung: Hintereinanderschaltung zu 

einem n-Bit-Volladdierer 

� Halbaddierer 

A 

0 

0 

1 

1 

B 

0 

1 

0 

1 

S 

0 

1 

1 

0 

C 

0 

0 

0 

1 

© G. Fries 

S = 

( A ∧ B) 

∨ ( A ∧ B) 

A =1 

S 

B 

A 

B 

A + B = Summe S + Carry C 

0 + 0 = 0 

0 + 1 = 1 

1 + 0 = 1 

1 + 1 = 0 1 

& 

C = A ∧ 

B 

C 

HA S 

C 

143

Volladdierer 

� Volladdierer 

� Um die Addierer kaskadieren zu können, muss der Übertrag auch 

am Eingang berücksichtigt werden 

� Volladdierer: Hinzufügen eines Übertragseingangs CI 

� Zusammenschalten von 2 HA und einem Oder Gatter 

A 

B 

CI 

HA HA 

S 

A B CIn S COut 

0 0 0 

≥ 1 

CO 

0 

0 

0 

1 

1 

0 

0 1 1 

) ∨ ( A ∧ B ∧ CI 

) ∨ ( A ∧ B ∧ CI 

) ∨ ( A ∧ B 

CI ) ∨ ( A ∧ B ∧ CI ) ∨ ( A ∧ B ∧ CI 

) ∨ ( A ∧ B 

) 

) 

1 

1 

0 

0 

0 

1 

A 

B 

CI 

VA 

S 

CO 

1 1 0 

1 1 1 

Bitte ergänzen Sie die Wahrheitstabelle! 

S = ( A ∧ B ∧ CI 

∧ CI 

CO = 

( A ∧ B ∧ 

∧ CI 

© G. Fries 

144

Volladdierer 

� Volladdierer 

� Um die Addierer kaskadieren zu können, muss der Übertrag auch 

am Eingang berücksichtigt werden 

� Volladdierer: Hinzufügen eines Übertragseingangs CI 

� Zusammenschalten von 2 HA und einem Oder Gatter 

A 

B 

CI 

HA 

A 

B 

CI 

VA 

HA 

S 

CO 

≥ 1 

© G. Fries 

S 

CO 

A 

0 

0 

0 

0 

1 

1 

1 

1 

B 

0 

0 

1 

1 

0 

0 

1 

1 

CIn 

0 

1 

0 

1 

0 

1 

0 

1 

S 

0 

1 

1 

0 

1 

0 

0 

1 

COut 

0 

0 

0 

1 

0 

1 

1 

1 

Bitte ergänzen Sie die Wahrheitstabelle! 

145

4-Bit-Ripple-Carry-Addierer 

� 4-Bit-Ripple-Carry-Addierer 

� Kaskadiert man vier 1-Bit Volladdierer, 

so erhält man einen 4-Bit- 

Ripple-Carry-Addierer 

� „Ripple“ = Welle, (seriell, langsam) 

� Produkt: 74LS283 „4-Bit Binary 

Adder with Fast Carry“ 

CI 

A0 

B0 

A1 

B1 

A2 

B2 

A3 

B3 

VA 

S0 

VA 

S1 

© G. Fries 

VA 

A0 

A1 

A2 

A3 

B0 

B1 

B2 

B3 

CI 

S2 

0⎫ 

⎪ 

⎬P 

3⎪ 

⎭ 

0⎫ 

⎪ 

⎬Q 

3⎪ 

⎭ 

CI 

VA 

∑ 

⎧0 

⎪ 

Σ ⎨ 

⎪⎪⎩ 3 

CO 

S3 

CO 

S0 

S1 

S2 

S3 

CO 

CI = Carry Input, CO =Carry Output 

146

Beispiel 8-Bit-Addierer 

� 8-Bit-Addierer 

� Bitte ergänzen Sie die zwei 4-Bit Addierer zu einem 8-Bit- 

Addierer mit A = (A7 A6 ... A0), B = (B7 B6 ... B0) 

� Beschriften Sie alle Ein- und Ausgänge 

A0 

A1 

A2 

A3 

B0 

B1 

B2 

B3 

0 

0⎫ 

⎪ 

⎬P 

3⎪ 

⎭ 

0⎫ 

⎪ 

⎬Q 

3⎪ 

⎭ 

CI 

∑ 

⎧0 

⎪ 

Σ ⎨ 

⎪⎪⎩ 3 

CO 

S0 

S1 

S2 

S3 

© G. Fries 

A4 

A5 

A6 

A7 

B4 

B5 

B6 

B7 

0⎫ 

⎪ 

⎬P 

3⎪ 

⎭ 

0⎫ 

⎪ 

⎬Q 

3⎪ 

⎭ 

CI 

∑ 

⎧0 

⎪ 

Σ ⎨ 

⎪⎪⎩ 3 

CO 

S4 

S5 

S6 

S7 

CO 

148


� Aufgabe 

� Entwerfen Sie einen Code-Umsetzer, der aus dem Aiken-Code in 

den 8-4-2-1-Code umsetzt. Tritt im Aiken-Code eine Pseudotetrade 

auf, so soll eine Fehlermeldung erfolgen. Die Darstellung im 

8-4-2-1-Code ist im Fehlerfall beliebig. 

� Zur Lösung 

� Welche Eingangsvariablen, wie viele? ....................... 

� LSB 

� Welche Ausgangsvariablen, wie viele? ........................ 

� LSB 

� Fehlersignal F 

� Was bedeutet F = 1 bzw. F = 0? 


� KV-Diagramme 

� (Schaltung) 

© G. Fries 

149


Dezimalziffer 

0 

1 

2 

3 

4 

5 

6 

7 

8 

9 

Pseudotetrade 

Pseudotetrade 

Pseudotetrade 

Pseudotetrade 

Pseudotetrade 

Pseudotetrade 

D3 

Aiken-Code 

D2 D1 D0 

© G. Fries 

8-4-2-1 Code Fehler 

A3 A2 A1 A0 F 

150

KV-Diagramme für Code-Umsetzer 

D1 

D1 

D0 D0 

D2 D2 D2 

A3 = 

A2 = 

D1 

D1 

A0 

= 

D3 

D3 

D3 

D0 D0 

D1 

D1 

D2 D2 D2 

D3 

D3 

D3 

D0 D0 

D2 D2 D2 

D1 

D1 

© G. Fries 

D0 D0 

A1 

D2 D2 D2 

F = 

D3 

D3 

D3 

D1 

D1 

D0 D0 

D2 D2 D2 

= 

D3 

D3 

D3 

D3 

D3 

D3 

151

FH Wiesbaden 


Prof. Dr.-Ing. Ralf Herber 


Kapitel 6. Sequentielle Logik 

� Definition 

� Bistabile Kippschaltungen 

� Ungetaktete FF 

� Einzustands-gesteuerte FF (RS, D) 

� Einflanken-gesteuerte FF (RS, JK, D,T) 

� Tabelle der wichtigsten FF 

� Synchrone Zähler 

� Puffer 

� Schieberegister 

� Rückgekoppelte Schieberegister 

Stand:12.10.2006

Definitionen (Wiederholung) 

� Kombinatorische Schaltungen (Schaltnetze) 


Ausgangszustände zu einem bestimmten Zeitpunkt t 1 nur von den 

Zuständen an den Eingängen zum Zeitpunkt t 1 abhängen 

� Lässt sich mit Grundgattern (AND, OR, NOT) realisieren 

� Enthält keine Rückkopplung 

� Sequentielle Logik (Schaltwerke) 


Ausgangszustände zu einem bestimmten Zeitpunkt t 1 von den 

Zuständen an den Eingängen zum Zeitpunkt t 1 und von endlich vielen 

vorangegangenen Zeitpunkten abhängen 

� Ausgangszustände sind abhängig von Eingangszuständen und von 

den Zuständen innerer Schaltvariablen (Vorgeschichte) 

� Enthält Rückkopplungen und Speicherglieder (Flipflops) 

� Zuerst: 

� Kippschaltungen, Flip-Flop 

© G. Fries 

153

Kippschaltungen 

+ + 

R C 

T 1 

Kippschaltung 

Bistabil 

Monostabil 

Astabil 

Name 

K2 K1 

Flip-Flop, Schmitt-Trigger 

Univibrator 

Multivibrator 

© G. Fries 

R C 

T 2 

K1 

R 

R 

C 

K2 

R 

C 

C 

154

RS-Flipflop + + 

Q 

R C 

T 1 

R 3 

R 2 

S R 

© G. Fries 

R 4 

R 1 

R C 

T 2 

Q 

155

Flipflops (FF) 

� Grundlegende binäre Speicherelemente 

� Kann die Information 1 Bit (0 oder 1) speichern 

� Flipflop 

� Digitale Schaltung mit 2 Eingängen über die der zu speichernde 

Wert eingegeben wird 

� Am Ausgang Q kann der gespeicherte Wert abgelesen werden 

� Gespeicherter Wert = Zustand = Speicherinhalt 

� Schaltung mit 2 stabilen Zuständen 

� Die Schaltung verbleibt solange in dem einem stabilen Zustand, bis 

sie durch ein Eingangssignal in den anderen stabilen Zustand 

umgeschaltet wird 

� Über entsprechende Eingänge kann das Flipflop 

- gesetzt, d.h. Q=1 oder 

- rückgesetzt, d.h. Q=0 

werden 

© G. Fries 

S 

R 

S 

R 

Q 

Q 

156

RS-Flipflop 

� RS-Flipflop 

� Einfachste Ausführung eines FF 

� Eingang S=1, R=0 => Setzen 

� Eingang R=1, S=0 => Rücksetzen 

� Eingang R=S=0 => Speichern 

� Eingang R=S=1 => Irregulär 

� Ausgang Q gibt den Zustand wieder 

� Darstellung des Zustandes zum 

Zeitpunkt m: Q m 

� Darstellung des Folgezustandes 

zu einem späteren Zeitpunkt: Q m+1 

� Vervollständigen Sie die Tabelle 

S 

R 

S 

R 

Q 

Q 

© G. Fries 

S 

0 

0 

0 

0 

1 

1 

1 

1 

R 

0 

0 

1 

1 

0 

0 

1 

1 

Q m 

0 

1 

0 

1 

0 

1 

0 

1 

S 

0 

0 

1 

1 

R 

0 

1 

0 

1 

Q m+1 

Q m+1 

Q m 

0 

1 

Irregulär 

Übergangstabellen 

Funktion 

157

RS-Flipflop 

� RS-Flipflop 

� Einfachste Ausführung eines FF 

� Eingang S=1, R=0 => Setzen 

� Eingang R=1, S=0 => Rücksetzen 

� Eingang R=S=0 => Speichern 

� Eingang R=S=1 => Irregulär 

� Ausgang Q gibt den Zustand wieder 

� Darstellung des Zustandes zum 

Zeitpunkt m: Q m 

� Darstellung des Folgezustandes 

zu einem späteren Zeitpunkt: Q m+1 

� Vervollständigen Sie die Tabelle 

S 

R 

S 

R 

Q 

Q 

© G. Fries 

S 

0 

0 

0 

0 

1 

1 

1 

1 

R 

0 

0 

1 

1 

0 

0 

1 

1 

Q m 

0 

1 

0 

1 

0 

1 

0 

1 

S 

0 

0 

1 

1 

R 

0 

1 

0 

1 

Q m+1 

0 

1 

0 

0 

1 

1 

-- 

-- 

Q m+1 

Q m 

0 

1 

Irregulär 

Übergangstabellen 

Funktion 

Speichern 

Q m+1 = Q m 

Rücksetzen 

Q m+1 = 0 

Setzen 

Q m+1 = 1 

Irregulär 

158

Realisierung eines RS-Flipflops 

� Genau wie bei der Wahrheitstabelle kann aus der 

Übergangstabelle das KV-Diagramm ermittelt werden 

� Man erhält die sogenannte Übergangsbedingung für Setzen und 

Rücksetzen 

� Füllen Sie das KV-Diagramm aus 

� Setzen Sie dabei die irregulären Zustände als don‘t care ein 

� Wie lautet die Übergangsbedingung? 

� Q m+1 = ........................................... 

R 

R 

m m 

Q Q 

S S S 

KV-Diagramm für Q m+1 

© G. Fries 

S 

0 

0 

0 

0 

1 

1 

1 

1 

R 

0 

0 

1 

1 

0 

0 

1 

1 

Q m 

0 

1 

0 

1 

0 

1 

0 

1 

Q m+1 

0 

1 

0 

0 

1 

1 

-- 

-- 

159

Realisierung in NOR- und NAND-Technik 

� Formen Sie die Übergangsbedingung so um, dass sich das RS-FF in 

� NOR-Technik: 

- ........................................... 

� Und in NAND-Technik realisieren lässt: 

- ........................................... 

� Vervollständigen Sie jeweils die zugehörige Schaltung: 

S 

R 

≥ 1 

≥ 1 

NOR 

Q 

Q 

S 

R 

© G. Fries 

& 

& 

NAND 

& 

& 

Q 

Q 

161

RS-Flipflop mit Setzvorgang 

� Hält sich der Anwender nicht an die Vermeidung des irregulären 

Zustandes und setzt R = S = 1 so gilt bei: 

� NOR-Technik: 

� NAND-Technik: 

Q = 0, Q = 0 

Q = 1, Q = 1 

� Die Schaltungen verhalten sich hier nicht mehr wie ein RS-FF! 

� Der Übergang von R=S=1 auf R=S=0 ist unbestimmt, er kann 

sowohl zu Q=1 als auch zu Q=0 führen! Je nachdem welcher 

Eingang zuerst auf 0 gesetzt wird 

� R schaltet schneller: Q=1 (Setz-Zustand wird durchlaufen) 

� S schaltet schneller: Q=0 (Rücksetz-Zustand wird durchlaufen) 

� RS-Flipflop mit Setzvorrang 

� Vermeidet irregulären Zustand 

� S=R=1 führt immer auf Q=1 

S 

R 

© G. Fries 

1 

≥1 

≥1 

≥1 

Q 

Q 

163

Taktgesteuerte Flipflops 

� Taktgesteuerte Flipflops 

� Die Übernahme der Information erfolgt in Kombination mit einem 

bestimmten Auslösesignal, dem Takt 

� Bei einer taktgesteuerten Schaltung wirkt der Takt als zusätzliches 

Eingangssignal 

� Zustandsänderungen sind nur zu bestimmten, durch den Takt 

vorgegebenen Zeiträumen oder -punkten möglich 

� Wechsel von Signalen außerhalb dieser Zeiträume sind ohne Wirkung 

� Störungen oder Umschaltvorgänge ( 0 -> 1 oder 1-> 0) außerhalb 

dieser Zeiträume sind ebenfalls ohne Wirkung! 

� 2 Möglichkeiten 

� Taktzustandssteuerung 

� Taktflankensteuerung 

© G. Fries 

164

Takt 

� Takt C = Clock 

� Taktzustandssteuerung 

� Bei Taktzustandsteuerung sind Zustandsänderungen der Schaltung 

nur während der 1-Phase („positiv“) oder während der 

0-Phase („negativ“) des Taktes möglich 

� Taktflankensteuerung 

1 

0 

1 

0 

� Bei Taktflankensteuerung sind Zustandsänderungen der Schaltung 

nur während der ansteigenden („positiv“) oder während der 

absteigenden Flanke („negativ“) des Taktes möglich 

1 

0 

© G. Fries 

t 

t 

t 

165

Taktzustandsgesteuertes RS-Flipflop 

� Die beiden Eingänge R und S werden durch den Takt C freigegeben 

� 2 UND-Gatter werden als Takttor verwendet 

S 

C 

R 

& S Q 

S 1S 

C C1 

& R Q 

R 1R 

� Zustandsgesteuerte FF sind transparent. Falls der Takt C=1 ist, wirkt 

sich eine Änderung der Eingangsinformation direkt am Ausgang aus 

� Der Ausgang kann sich nur ändern, wenn C=1 ist 

� Beim Übergang des Taktes in den Zustand C=0 wird der 

augenblickliche Wert der Ausgangsvariablen gespeichert 

� Übergangsbedingung 

m+ 1 

m 

Q = ( S ∧ C) ∨ ( R ∧ C ∧ Q ) 

© G. Fries 

Symbol 

Q 

Q 

166

Taktzustandsgesteuertes D-Flipflop (Latch) 

� Ein D-FF erhält man aus dem zustandsgesteuerten RS-FF, indem 

man statt des Rücksetzeinganges R den Setzeingang negiert und 

auf das zweite UND schaltet 

D 

C 

& 

& 

S 

R 

Q 

Q 

Symbol 

� Ein ungetaktetes D-FF ist nicht möglich, da nur ein Dateneingang 

vorliegt 

� Wenn C=1, dann wird die am Eingang D anliegende Information 

durchgeschaltet 

Qm+1 C Q Funktion 

m D 

� Übergangsbedingung 

m+ 1 

m 

Q = ( D ∧ C) ∨ ( C ∧ Q ) 

d 

d 

0 

1 

© G. Fries 

0 

0 

1 

1 

0 

1 

d 

d 

D 

C 

0 

1 

0 

1 

1D 

C1 

Q 

Q 

C=0 

Speichern 

Rücksetzen 

Setzen 

167

Einflankengesteuerte Flipflops 

� „Einflankengesteuerte“ FF werden im folgenden als 

„flankengesteuert“ bezeichnet 

� Zweizustands- bzw. zweiflankengesteuerte FF werden nicht 

ausführlich betrachtet 

� Flankengesteuerte FF sind getaktete FF, die in Abhängigkeit von 

den vorbereitenden Eingängen (D; R,S; J,K; T) mit der positiven 

(negativen) Flanke des Taktes gesetzt oder rückgesetzt werden 

� Ausgangszustand kann sich nur mit der schaltenden Flanke ändern! 

� Einzuhalten: 

� Setup-Time t s (Setz-Zeit), Zeitraum vor der aktiven Flanke 

� Hold-Time t h (Haltezeit), Zeitraum nach der aktiven Flanke 

� Nichteinhalten kann metastabilen Zustand herbeiführen 

� Abhängig von Technologie: 

� Verzögerungszeit zwischen Eingang und Ausgang in Bezug auf die 

aktive Taktflanke: Takt-Ausgangszeit bzw. Clock-to-Output-Time 

© G. Fries 

168

Einflankengesteuerte Flipflops 

� Modell eines taktflankengesteuerten D-Flipflops 

� Vorteil u.a.: Störsicherheit 

D 

C 

1D 

C1 

C R D 

Q 

Q 

D 

C 

1D 

� Zustandsgesteuert pos. Flankengesteuert neg. Flakengesteuert 

C1 

© G. Fries 

Q 

Q 

D 

C 

1D 

C1 

1D 

C1 

Q 

Q 

Q 

Q 

169

Taktflankengesteuertes RS-Flipflop 

� Es gilt die Übergangsbedingung des 

ungetakteten RS-FF 

� Jedoch: 

� Das flankengesteuerte RS-FF wird erst mit der 

schaltenden (aktiven) Flanke des Taktes 

gesetzt bzw. rückgesetzt 

� Schaltsymbol für positiv flankengesteuertes FF 

� Übergangstabelle 

� Hier ist es nicht mehr möglich, den Takt als 

unabhängige Variable zu betrachten 

� Übergang wird durch Pfeil dargestellt 

� FF wird bei Taktflanke gesetzt (Q m+1 =1) 

� wenn die Übergangsbedingung erfüllt ist 

� FF wird bei Taktflanke rückgesetzt (Q m+1 = 0) 

� wenn die Übergangsbedingung nicht erfüllt ist 

© G. Fries 

S 

C 

R 

d 

d 

1S 

C1 

1R 

Symbol 

d 

d 

C 

0 

1 

Q 

Q 

m+ 1 

m 

Q = S ∨ ( R ∧ Q ) 

S 

0 

0 

1 

1 

R 

0 

1 

0 

1 

↑ 

↑ 

↑ 

↑ 

Q m+1 

Q m 

Q m 

Q m 

0 

1 

irreg. 

170

Taktflankengesteuertes D-Flipflop (Register) 

� Taktflankengesteuertes D-FF wird bei der aktiven 

Taktflanke gesetzt (Q m+1 =1) 

� wenn die Übergangsbedingung erfüllt ist 

� FF wird bei Taktflanke rückgesetzt (Q m+1 = 0) 

� wenn die Übergangsbedingung nicht erfüllt ist 

� Schaltsymbol für positiv flankengesteuertes D-FF 

� Häufiger Einsatz, da einfacher Aufbau und 

problemlose Ansteuerung 

� Zusätzliches ungetaktetes RS-FF mit 

negativen Eingängen für Preset bzw. Reset 

� Eingänge ermöglichen statisches 

Setzen und Rücksetzen 

� Haben Priorität und sind unabhängig 

von Takt und Eingang D 

© G. Fries 

S 

D 

C 

R 

D 

C 

1D 

C1 

Symbol 

+ 

Q = D ∨ Q 

Q 

Q 

m 1 

m 

D 

d 

d 

1 

0 

C 

0 

1 

↑ 

↑ 

S 

1D 

C1 

R 

Q m+1 

Q m 

Q m 

1 

0 

Q 

Q 

171

Taktflankengesteuertes JK-Flipflop 

J 

K 

& 

& 

1S 

C1 

1R 

� Taktflankengesteuertes JK-FF wird aus 

rückgekoppeltem RS-FF aufgebaut 

� Negationskreis am Clock-Eingang 

bedeutet negative Flanke 

� J entspricht dem Setzeingang und K dem 

Rücksetzeingang 

� Wenn beide Eingänge J=K=1 gesetzt 

werden, dann erhält man den neuen 

Zustand „Ändern“, d.h. die 

Ausgangsvariable wird negiert! 

C 

© G. Fries 

Q 

Q 

J 

d 

d 

0 

0 

1 

1 

K 

d 

d 

0 

1 

0 

1 

C 

0 

1 

↓ 

↓ 

↓ 

↓ 

J 

C 

K 

1J 

C1 

1K 

Symbol 

Q m+1 

Q m 

Q m 

Q m 

0 

1 

m 

Q 

Q 

Q 

Funktion 

Speichern 

Speichern 

Speichern 

Rücksetzen 

Setzen 

Ändern 

172

Übergangsbedingung für JK-Flipflop 

� Füllen Sie die Wahrheitstabelle aus 

� Füllen Sie das KV-Diagramm aus und 

ermitteln Sie die Übergangsbedingung: 

� Q m+1 = ........................................... 

K 

K 

m m 

Q Q 

J J J 


© G. Fries 

J 

0 

0 

0 

0 

1 

1 

1 

1 

K 

0 

0 

1 

1 

0 

0 

1 

1 

Q m 

Q m+1 

173





� Q m+1 = ........................................... 

K 

K 

m m 

Q Q 

J J J 


© G. Fries 

J 

0 

0 

0 

0 

1 

1 

1 

1 

K 

0 

0 

1 

1 

0 

0 

1 

1 

Q m 

0 

1 

0 

1 

0 

1 

0 

1 

Q m+1 

0 

1 

0 

0 

1 

1 

1 

0 

174





� Qm+1 m m 

= ........................................... 

Q K ∨ Q J 

K 

K 

m m 

Q Q 

1 

1 

1 

1 

J J J 


Q m 

0 

0 

1 

1 

Q m+1 

0 

1 

0 

1 

© G. Fries 

J 

0 

1 

d 

d 

K 

d 

d 

1 

0 

J 

0 

0 

0 

0 

1 

1 

1 

1 

K 

0 

0 

1 

1 

0 

0 

1 

1 

Q m 

0 

1 

0 

1 

0 

1 

0 

1 

Q m+1 

0 

1 

0 

0 

1 

1 

1 

0 

175





� Qm+1 m m 

= ........................................... 

Q K ∨ 

Q J 

K 

K 

m m 

Q Q 

1 

1 

1 

1 

J J J 


� Zusätzliches ungetaktetes RS-FF mit 

negativen Eingängen für Preset bzw. Reset 

� Ermöglichen statisches Setzen und 

Rücksetzen 

� Haben Priorität und sind unabhängig 

von Takt und Eingängen J,K 

© G. Fries 

J 

0 

0 

0 

0 

1 

1 

1 

1 

S 

J 

C 

K 

R 

K 

0 

0 

1 

1 

0 

0 

1 

1 

Q m 

0 

1 

0 

1 

0 

1 

0 

1 

S 

1J 

C1 

1K 

R 

Q m+1 

0 

1 

0 

0 

1 

1 

1 

0 

Q 

Q 

176

JK-Flipflop 7476 

� H = High Logic Level = 1 / L = Low Logic Level = 0 

� Setz-Eingang S hier: PR (preset) 

� Rücksetz-Eingang R hier: CLR (clear) 

© G. Fries 

177

D-Flipflop CD4013 

© G. Fries 

178

Taktflankengesteuertes T-Flipflop (T=Toggle) 

� JK-FF ist das universellste getaktete FF 

� Ein T-FF erhält man aus dem JK-FF, 

indem man die beiden Eingänge J, K 

miteinander verbindet und den 

gemeinsamen Anschluss mit T bezeichnet 

� T-FF werden zum Entwurf von 

Frequenzteilern eingesetzt 

� Wie wird es dazu beschaltet? 

1T 

C1 

Q 

Q 

C 

Q 

T 

2T 

© G. Fries 

t 

t 

m+ 1 

m m 

Q = ( T ∧ Q ) ∨ ( T ∧ Q ) 

T 

0 

0 

1 

1 

Q m 

0 

1 

0 

1 

T 

C 

Q m+1 

0 

1 

1 

0 

1T 

C1 

Symbol 

Q 

Q 

Funktion 

T=0 

Speichern 

T=1 

Ändern 

179

Taktflankengesteuertes T-Flipflop 

� JK-FF ist das universellste getaktete FF 

� Ein T-FF erhält man aus dem JK-FF, 

indem man die beiden Eingänge J, K 

miteinander verbindet und den 

gemeinsamen Anschluss mit T bezeichnet 

� T-FF werden zum Entwurf von 

Frequenzteilern eingesetzt 

1 

C 


1T 

C1 

Q 

Q 

C 

Q 

T 

2T 

© G. Fries 

t 

t 

m+ 1 

m m 

Q = ( T ∧ Q ) ∨ ( T ∧ Q ) 

T 

0 

0 

1 

1 

Q m 

0 

1 

0 

1 

T 

C 

Q m+1 

0 

1 

1 

0 

1T 

C1 

Symbol 

Q 

Q 

Funktion 

T=0 

Speichern 

T=1 

Ändern 

180

Beispiele 

� Auch D-FF werden zum Entwurf von Frequenzteilern eingesetzt 


C 

Q 

t 

� Entwerfen Sie ein D-FF und ein T-FF mit Hilfe eines JK-FF 

Q m 

0 

0 

1 

1 

S 

1D 

C1 

R 

Q m+1 

0 

1 

0 

1 

J 

0 

1 

d 

d 

Q 

Q 

K 

d 

d 

1 

0 

1J 

T 

C1 

1K 

2T 

© G. Fries 

Q 

Q 

t 

1J 

C1 

1K 

Q 

Q 

181

RS-Master-Slave-Flip-Flop 

R 

S 

C 

1 

& 

& 

Master Slave 

& 

& 

C 

� Takt auf 0: Master blockiert, Slave übernimmt Ergebnis 

� Takt auf 1: Master frei, Slave blockiert 

© G. Fries 

& 

& 

& 

& 

Q 

Q 

183

JK-Master-Slave-Flip-Flop 

K 

J 

C 

1 

& 

& 

Master Slave 

& 

& 

C 

� Takt auf 0: Master blockiert, Slave übernimmt Ergebnis 

� Takt auf 1: Master frei, Slave blockiert 

� Achtung: Wegen der Rückkopplung kann das Master-FF nur einmal 

umkippen ! 

© G. Fries 

& 

& 

& 

& 

Q 

Q 

184

Übersicht Flipflops 

Einzustandsgesteuert 

RS-Flipflop 

D-Flipflop 

Einflankengesteuert 

RS-Flipflop 

JK-Flipflop 

D-Flipflop 

T-Flipflop 

Bistabile Kippstufen 

Ungetaktet 

RS-Flipflop 

© G. Fries 

Zweizustandsgesteuert 

RS-FF 

JK-FF 

Zweiflankengesteuert 

RS-FF 

JK-FF 

185


FF ohne 

Taktsteuerung 

Einzustands- 

gesteuerte FF 

Einflanken- 

gesteuerte FF 

S 

R 

1S 

C1 

1R 

R 

RS-FF 

1S 

C1 

1R 

R 

Takt: Logisch 1 bzw. steigende Flanke 

© G. Fries 

1J 

C1 

1K 

R 

JK-FF 

schwingt 

schwingt 

leitende 

Verbindung 

1D 

C1 

R 

1D 

C1 

R 

D-FF 

186


FF ohne 

Taktsteuerung 

Einzustands- 

gesteuerte FF 

Einflanken- 

gesteuerte FF 

S 

R 

1S 

C1 

1R 

R 

RS-FF 

1S 

C1 

1R 

R 

Takt: Logisch 0 bzw. abfallende Flanke 

© G. Fries 

1J 

C1 

1K 

R 

JK-FF 

schwingt 

schwingt 

leitende 

Verbindung 

1D 

C1 

R 

1D 

C1 

R 

D-FF 

187


(Zweiflankengesteuert bzw. 

zweizustandsgesteuert) 

Zweizustands- 

gesteuerte FF 

Zweiflanken- 

gesteuerte FF 

1S 

C1 

1R 

R 

RS-FF 

1S 

C1 

1R 

R 

Takt: Logisch 0 bzw. abfallende Flanke 

© G. Fries 

1J 

C1 

1K 

R 

1J 

C1 

1K 

R 

JK-FF 

1D 

C1 

R 

1D 

C1 

R 

D-FF 

188

Zustandsfolgetabelle 


S 

0 

0 

1 

1 

RS-FF JK-FF D-FF 

R 

0 

1 

0 

1 

Q m+1 

Q m 

0 

1 

irreg. 

J 

0 

0 

1 

1 

K 

0 

1 

0 

1 

Q m+1 

Q m 

0 

1 

Q m 

© G. Fries 

D 

0 

1 

Q m+1 

m m 

Q Q K ∨ Q J 

m+1 m+ 1 m 

Q = S ∨ ( R ∧ Q ) = 

Q D 

1 m + 

= 

Synthesetabelle 

Q m 

0 

0 

1 

1 

Q m+1 

0 

1 

0 

1 

S 

0 

1 

0 

d 

R 

d 

0 

1 

0 

Q m 

0 

0 

1 

1 

Q m+1 

0 

1 

0 

1 

J 

0 

1 

d 

d 

K 

d 

d 

1 

0 

Q m 

0 

0 

1 

1 

0 

1 

0 

1 

0 

1 

Q m+1 

D 

0 

1 

0 

1 

T 

0 

0 

1 

1 

T-FF 

T 

0 

1 

Q m 

0 

1 

0 

1 

Q m+1 

Q m 

Q m 

m+ 

1 m 

Q = TQ 

∨ 

TQ 

Q m+1 

0 

1 

1 

0 

m 

189

Zähler 

� Schaltungen, die als einzigen Eingang den Takteingang besitzen 

� Zähler zählen Taktimpulse und durchlaufen zyklisch eine bestimmte 

Anzahl von verschiedenen Zuständen 

� Einsatz für periodische Vorgänge, z.B. Ampelsteuerung 

� Unterscheidung zwischen asynchronen + synchronen Zählern 

� Synchron: Zentraler Takt nimmt Steuerung vor. Alle Arbeitsschritte 

werden synchron zur Taktflanke ausgeführt 

� Asynchron: Nicht alle Takteingänge sind mit dem zentralen Takt 

verbunden. Einzelne Takteingänge können mit Ausgängen anderer 

Schaltnetze verbunden sein 

© G. Fries 

190

Zähler (Synchron) 







C 

X 

Y 

Z 

C 

FF 

Schaltnetz 

.... 

© G. Fries 

X 

Y 

Z 

C 

FF 

191

Zähler (Asynchron) 







C 

X 

Y 

Z 

C 

FF 

Schaltnetz 

.... 

© G. Fries 

X 

Y 

Z 

C 

FF 

192

Zähler 

� Modulo n-Zähler 

� Gibt nacheinander immer wieder Dualdarstellung der Zahlen 0 bis n-1 

aus 

� Beispiel: Modulo-16-Zähler zählt zyklisch von 0 bis 15 

� 4 Ausgänge 

Takt C 

Mod.- 

16 - 

Zähler 

Q0 

Q1 

Q2 

Q3 

© G. Fries 

R 

Clk 

RCTR 4 

CT=0 

C+ 

[1] 

[2] 

[4] 

[8] 

Q0 

Q1 

Q2 

Q3 

193

Asynchroner Vorwärts-Dualzähler 

1 

C 

1J 

C1 

1 1J 

C1 

1 1K 1 1K 

R R 

R 

� Dualzähler 

Q0 Q1 Q2 Q3 

� Speichert Zählergebnis als Dualzahl 

© G. Fries 

1J 

C1 

1K 

R 

� Stellt Ergebnis am Ausgang zur Verfügung 

� Vorwärts Dualzähler 

� J,K-Eingänge auf 1 gesetzt 

� Jede FF-Stufe teilt durch 2 

� Kaskade von einfachen Frequenzteilern mit JK-FF 

� Takt liegt nur am ersten FF an => asynchron! 

1 

1 

1 

1 

1J 

C1 

1K 

R 

� Ausgänge jeweils mit Takteingang des folgenden FF verbunden 

194

Asynchroner Zähler Signalzeitplan 

C 

Q0 

Q1 

Q2 

Q3 

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 

1t v 

2t v 

t v = Verzögerungszeit, Bitte vervollständigen! 

© G. Fries 

t 

t 

t 

t 

t 

195

Beispiel: Asynchroner Modulo-6-Zähler 

� Modulo-6-Zähler 



� Zählt 0-1-2-3-4-5-0-1-2-3-.... 

� Drei Zählstufen werden benötigt 

1 

C 

1J 

C1 

1 1J 

C1 

1 1K 1 1K 

R R 

R 

Q0 Q1 Q2 

1 

1 

© G. Fries 

1J 

C1 

1K 

R 

& 

Reset wenn 

Q0=0 

Q1=1 

Q2=1 

197

Beispiel: Asynchroner Modulo-6-Zähler 

C 

Q0 

Q1 

Q2 

R 

1t v 

2t v 

t v = Verzögerungszeit 

1 2 3 4 5 6 7 8 9 10 11 12 13 14 

3t v 

© G. Fries 

t 

t 

t 

t 

t 

198

Beispiel: Synchroner Modulo-5-Zähler 

� Modulo-5-Zähler soll mit RS-FF realisiert werden 



� Zählt 0-1-2-3-4-0-1-2-3-.... 

� Drei Zählstufen/FF werden benötigt 

� Es soll zusätzlich ein Übertragssignal erzeugt werden wenn ein Zyklus 

durchlaufen wurde 

Clk 

Zähler 

Y0 

Y1 

Y2 

Ü 

Z 

0 

1 

2 

3 

4 

© G. Fries 

Y2 

0 

0 

0 

0 

1 

Y1 

0 

0 

1 

1 

0 

Y0 

0 

1 

0 

1 

0 

Ü 

0 

0 

0 

0 

1 

199


� Funktionsweise des Zählers 

Clk 

0 

1 

2 

3 

4 

5 

6 

7 

Q2 

0 

0 

0 

0 

1 

1 

1 

1 

Q1 

0 

0 

1 

1 

0 

0 

1 

1 

Q0 

0 

1 

0 

1 

0 

1 

0 

1 

Q2 + 

0 

0 

0 

1 

0 

d 

d 

d 

Q1 + 

0 

1 

1 

0 

0 

d 

d 

d 

Q0 + 

1 

0 

1 

0 

0 

d 

d 

d 

© G. Fries 

normaler Betrieb 

hier sollte der Zähler 

nicht arbeiten 

200


� Ermittlungs der Eingangssignale für die RS-FF 

Clk 

0 

1 

2 

3 

4 

5 

6 

7 

Q2 

0 

0 

0 

0 

1 

1 

1 

1 

Q1 

0 

0 

1 

1 

0 

0 

1 

1 

Q m 

0 

0 

1 

1 

Q0 

0 

1 

0 

1 

0 

1 

0 

1 

Q m+1 

0 

1 

0 

1 

Q2 + 

0 

0 

0 

1 

0 

d 

d 

d 

S 

0 

1 

0 

d 

R 

d 

0 

1 

0 

Q1 + 

0 

1 

1 

0 

0 

d 

d 

d 

Q0 + 

1 

0 

1 

0 

0 

d 

d 

d 

© G. Fries 

S2 

0 

0 

0 

1 

0 

d 

d 

d 

R2 

d 

d 

d 

0 

1 

d 

d 

d 

S1 

0 

1 

d 

0 

0 

d 

d 

d 

R1 

d 

0 

0 

1 

d 

d 

d 

d 

S0 

1 

0 

1 

0 

0 

d 

d 

d 

R0 

wegen der Übergangsbedingung 

des RS-FF (Synthesetabelle) 

0 

1 

0 

1 

d 

d 

d 

d 

201


� KV Tafeln für sechs FF-Eingänge 

S2 

Q1 

S1 

Q1 

S0 

Q1 

1 

1 

Q0 

Q0 

Q0 

d 

d 

d 

d 

d 

d 

Q2 

Q2 

Q2 

d 

d 

d 

d 

1 

1 

S = Q ∧ Q 

2 

1 

0 

S ∧ 

0 

1 

© G. Fries 

R2 

Q1 

R1 

Q1 

Q0 

d 

1 

Q0 

d 

d 

Q2 

d 

1 

d 

d 

Q R = 

2 

R = Q 

= Q1 

Q0 

d d d R1 

= Q0 ∧ Q1 

Q2 

S ∧ 

R0 

Q1 

1 

Q0 

= Q2 

Q0 

1 d d R 0 = Q0 

1 ∧R Q2 

= Q ∧ Q ∧ Q 0 

d 

d 

d 

d 

S2 2 0 1 

2 

2 ≠ 

2 

0 

1 

202


� Schaltplan aus den Lösungen entwickeln 

S Q ∧ Q 

2 

R = 

Q 

= 0 1 

2 0 

1 = Q0 

Q R = 

1 

1 0 2 

S ∧ 

S ∧ 

0 

Clk 

R = Q 

= Q0 

Q2 

0 0 

& 

C1 

1R 

Q ∧ Q 

Q0=Y0 

"0" "1" "2" 

1S & 1S & 1S & ? 

C1 

1R 

© G. Fries 

Q1=Y1 Q2=Y2 

C1 

1R 

203


� Was macht der Zähler, wenn er beim Einschalten mit einem 

"verbotenem" Zählerstand startet ? 

Clk 

5 

6 

7 

Q2 

1 

1 

1 

Start 

Q1 

0 

1 

1 

Q0 

1 

0 

1 

S2 

0 

0 

1 

0 1 2 

4 

7 

3 

R2 

0 

1 

0 

S1 

1 

0 

0 

6 

R1 

0 

0 

1 

© G. Fries 

5 

S0 

0 

0 

0 

R0 

1 

0 

1 

Q2 + 

1 

0 

1 

Q1 + 

1 

1 

0 

Q0 + 

nach spätesten zwei Takten 

ist der Zähler wieder im 

Modulo-5-Zählrythmus 

0 

0 

0 

C + 

6 

2 

4 

204

Synchroner Modulo-10-Zähler 

C 

R 

1D 

C1 

R 

1D 

C1 

R 

� Stufenweise entwickeln 

Schaltnetz 

Q0 Q1 Q2 Q3 

© G. Fries 

1D 

C1 

� Aufbau mit positiv flankengesteuerten D-FF 

� Wahrheitstabelle, KV-Diagramme 

� Übergangsbedingungen, Koeffizientenvergleich 

R 

1D 

C1 

R 

205

Q3 

0 

0 

0 

0 

0 

0 

0 

0 

1 

1 

1 

1 

1 

1 

1 

1 

Synchroner Modulo-10-Zähler II 

Q2 

0 

0 

0 

0 

1 

1 

1 

1 

0 

0 

0 

0 

1 

1 

1 

1 

Q1 

0 

0 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

Q0 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

Z 

0 

1 

2 

3 

4 

5 

6 

7 

8 

9 

10 

11 

12 

13 

14 

15 

Q3+ 

0 

0 

Q2+ 

0 

0 

Q1+ 

0 

1 

Q0+ 

1 

0 

Q1 

Q1 

Q1 

Q1 

© G. Fries 

Q0 + 

Q2 + 

Q0 Q0 

Q2 Q2 Q2 

Q0 Q0 

Q2 Q2 Q2 

Q3 

Q3 

Q3 

Q3 

Q3 

Q3 

Q1 + 

Q1 

Q1 

Q1 

Q1 

Q0 Q0 

Q2 Q2 Q2 

Q3 Q0 Q0 

+ 

Q2 Q2 Q2 

Q3 

Q3 

Q3 

Q3 

Q3 

Q3 

206

Warum, wo und wozu Schieberegister ? 

Schieberegister allgemein 

� Parallel-Seriell-Wandlung (Übertragungstechnik) 

� in Rechner-Strukturen (Serieller Addierer) 

Rückgekoppelte Schieberegister 

� Erzeugung von Pseudo-Zufallszahlen (PRBS) 

� Sicherheitsverfahren, Kryptologie 

� Scrambling 

Anritsu Bit Error Ratio Tester (Generator) 

© G. Fries 

12,5 Gbit/s 

209

Schieberegister 

� Speicherschaltungen mit kettenförmig angeordneten getakteten FF 

� Information wird wie in einem Register gespeichert 

� Information lässt sich zwischen benachbarten FF-Stufen verschieben 

0 

1 

0 

0 1 1 0 

0 0 1 1 

1 0 0 1 

0 1 0 0 

0 

1 

1 

0 

© G. Fries 

0 1 1 0 

0 0 1 1 

1 0 0 1 

1 1 0 0 

rückgekoppelt 

210

Schieberegister II 

� Synchrone Schaltung 

� Realisierung mit D-FF 

� Ergänzen Sie die Schaltung 

C 

1D 

C1 

Q0 Q1 Q2 Q3 

1D 

C1 

© G. Fries 

1D 

C1 

1D 

C1 

211

Rückgekoppeltes Schieberegister 

� Ausgang wird auf Eingang rückgeführt 

� Ergänzen Sie die Schaltung 

� Statische Setz- bzw. Rücksetzeingänge sind nötig! 

� Auch negierte Rückkopplung möglich 

C 

� Weniger FF werden benötigt 

1D 

Q0 Q1 Q2 Q3 

1D 

C1 

C1 

C1 

C1 

R R R R 

© G. Fries 

1D 

1D 

213


Zwei Möglichkeiten der Implementation 

gm =1 

Fibonacci 

g 0 =1 

Galois 

gm-1 

+ + + + + 

+ + + + + 

g 1 

g m-2 

g 2 

© G. Fries 

gm-3 

g 3 

g 2 

g 1 

g m-2 gm-1 

g 0 =1 

g m =1 

215


� M-Sequenzen (M-Sequences, Maximal Length Sequence) 

� Pseudozufallszahlen 

� Periode: 2 m -1 [Beispiel: m=3 �Periodenlänge = 7 (1011100…)] 

� Anzahl der Nullen: 2 (m-1) -1 [im Beispiel: 3 Nullen: 1011100…)] 

� Anzahl der Einsen: 2 (m-1) [im Beispiel: 4 Einsen: 1011100…)] 

� Für die Anwendung ist wichtig, dass die Zahlen möglichst 

zufällig verteilt sind (PRBS= Pseudo Random Bit Sequence) 

� Die Art des Ausgangssignals eines rückgekoppelten 

Schieberegisters hängt von den "Taps" ab, d.h. von der Art der 

Rückkopplung - oder: 

� Nicht jede Rückkopplung bringt M-Sequences hervor 

� Standardisierung und "Best Practice" 

© G. Fries 

216


Periode 

2 7 -1 1+X 6 +X 7 

2 9 -1 1+X 5 +X 9 

. 

. 

. 

Generator 

Polynom 

2 31 -1 1+X 28 +X 31 

. 

. 

. 

Blockdiagramm der Erzeugung der PRBS-Folge 

1 2 3 4 5 6 7 

1 2 3 4 5 6 7 

1 2 3 27 28 29 

© G. Fries 

+ 

+ 

+ 

8 9 

30 31 

217


Stufen N 

3 

4 

5 

6 

7 

8 

9 

10 

11 

12 

13 

14 

15 

16 

Rückkopplungen 

[2,3] 

[4,3] 

[5,3] 

[6,5] 

[7, 6] [7, 4] 

[8, 7, 5, 3 ] 

[9,5] 

[10, 7] 

[11, 9] 

[12, 11, 10, 4] 

[13, 12, 11, 8] 

[14, 13, 12, 2] 

[15, 14] 

[16, 15, 13, 4 ] 

Anritsu Realisierung 

Stufen N 

17 

18 

19 

20 

21 

22 

23 

24 

25 

26 

27 

28 

29 

30 

31 

Rückkopplungen 

[17, 14] [17,12] [17,11] 

[18, 11] 

[19, 18, 17, 14] 

[20, 17] (Anritsu: [20,3] ?) 

[21, 19] 

[22, 21] 

[23,18] [23, 14] 

[24, 23, 22, 17] 

[25, 22] [25,18] 

[26, 25, 24, 20] 

[27, 26, 25, 22] 

[28, 25] [28, 19] [28, 15] 

[29, 27] 

[30, 29, 28, 7] 

[31, 28] [31, 25] [31, 24] [31, 18] 

http://www.newwaveinstruments.com/resources/articles/m_sequence_linear_feedback_shift_register_lfsr.htm 

© G. Fries 

218

Rückgekoppeltes Schieberegister - Praxis 

Einsatz als Scrambler – oder wie man es nicht machen sollte 

� Standard-Video-Format SDI (Serial Digital Interface) 

� 270 Mbit/s, Standardisiert in ITU-R, ANSI/SMPTE 259M-1997 

� Scrambler zur Verwürfelung zur Vermeidung langer Null-Folgen 

serieller 

Eingang 

+ 1 2 3 4 5 6 7 8 9 + 

+ 

© G. Fries 

serieller 

Ausgang 

(gescrambelt) 

Problem, was man nicht richtig bedacht hatte: Die langen Null- 

Folgen entstehen trotzdem in einem sichtbaren Bildbereich 

�"Pathologisches Testsignal" 

219

Rückgekoppeltes Schieberegister – 

Beispiel 1 

Einsatz als Pseudo-Zufallsgenerator 

1 

Schieberegister aus D-FF 

+ 

2 3 4 

© G. Fries 

220

C 


Beispiel 2 

Johnson-Zähler (5-Bit-Ringzähler) 

1D 

C1 

1D 

C1 

1 

Q0 Q1 Q2 Q3 

1D 

C1 

© G. Fries 

1D 

C1 

1D 

C1 

221

222 

© G. Fries 


Beispiel 2 


9 

0 

0 

0 

0 

1 

2 

1 

1 

0 

0 

0 

3 

1 

1 

1 

0 

0 

4 

1 

1 

1 

1 

0 

5 

1 

1 

1 

1 

1 

6 

0 

1 

1 

1 

1 

7 

0 

0 

1 

1 

1 

8 

0 

0 

0 

1 

1 

0 

1 

0 

Q0 

0 

1 

0 

Ziffer 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 

Q1 

Q2 

Q3 

Q4


Beispiel 2 


0 5m 10m 15m 20m 25m 30m 35m 

40m 

© G. Fries 

clk1.val 

ffd1.q 

ffd2.q 

ffd3.q 

ffd4.q 

ffd5.q 

t [s] 

223

Quarz / Frequenzteiler 

� 1927 erste Quarz-Uhr 

(Marrison) 

� ab 1970 Massenprodukt 

� Digitaluhr ETA 955432 

(OEM) 

Funktionen 

quarzgesteuerter Schrittmotor 

Daten 

Dm= 23.3mm, H= 2.5mm 

7 Steine 

f = 32768 Hz 

� 32768 Hz = 2 15 Hz 

© G. Fries 

224

Quarz (Ersatz-)Schaltbild 

C R L 

typische Werte für 4-MHz-Quarz 

L = 100 mH R = 100 Ohm 

C = 0,015 pF C 0 = 5 pF 

Q 

C 0 

© G. Fries 

225

Piezolektrischer Effekt 

© G. Fries 

226

. 

Schaltbild Quarz-Oszillator (Sinus) 

© G. Fries 

227

. 

Schaltbild Quarz-Oszillator (Rechteck) 

© G. Fries 

228

FH Wiesbaden 




Kapitel 7. Programmierbare Logik 

� Definition und Klassifizierung programmierbarer 

Logik 

� Aufbau und Funktionsweise von FPGA 

Logikblock, IO-Block, Verbindungsressourcen 

� Weitere PLD 

PLA, PROM, PAL 

� CPLD 

Stand: 2.11.2006

Einordnung FPGA in Klassen Digitaler Logik 

Standard Logik 

(z.B. TTL, Controller) 

Prog. Speicher 

PLD und CPLD 

Digitale Logik 

Feld-programmierbare 

Bausteine (FPD) 

Prog. Logik (UPL) 

FPGA 

© G. Fries 

Masken-programmierbare 

Bausteine (ASIC) 

ASIC = Application Specific Integrated Circuit, Anwendungsspezifischer IC 

FPD = Field Programmable Device 

UPL = User Programmable Logic 

PLD = Programmable Logic Device, CPLD = Complex PLD 

230

FPGAs 

� FPGA = Field Programmable Gate Array 

� Frei programmierbare Logik Struktur 

� Baustein zum Aufbau von digitalen, logischen Schaltungen 

� FPGAs werden mit einer Struktur von mehreren identischen, 

programmierbaren Logikblöcken und Verdrahtungsressourcen 

vom Hersteller anwendungsunabhängig vorgefertigt 

� „Field Programmable“ bedeutet, dass die endgültige Funktionalität 

des Bausteins erst vom Anwender programmiert (bzw. besser: 

konfiguriert) wird 

� Gut geeignet zur schnellen Erstellung von Schaltungsprototypen 

� Kurze Entwurfszeit (Fast Time To Market) 

� Wenige Minuten Programmierzeit 

� Mehrfach programmierbar 

© G. Fries 

231

Schematischer Aufbau eines FPGA 

Konfigurierbare 

Logik-Blöcke, 

CLB = 

Configurable Logic 

Blocks 

Programmierbare 

Elemente: 

• Logik-Blöcke 

• Verbindungspunkte 

• I/O-Blöcke 

Verbindungsressourcen, 

verschiedene Längen 

© G. Fries 

Prog. 

I/O-Block 

Verbindungspunkte, 

Interconnection Points 

(PIP) 

232

Programmierbare Logik-Blöcke: Look-Up-Table 

� Mit einer n-LUT (n Eingänge) kann jede boolesche Funktion mit bis 

zu n Variablen dargestellt werden 

� Meistens ist n zwischen 3 und 6, die Logik-Blöcke innerhalb eines 

FPGAs können auch über mehrere LUT-Sektionen verfügen 

� Implementiert als SRAM mit n Adreßleitungen und 1 Datenleitung 

� Beispiel n = 3 => 2 n = 8 Speicherzellen 3-LUT: 

a 

b 

c 

1 

& 

≥1 

Gewünschte Funktion: 

y = f ( a, b, c) = ( a ∧ b) 

∨ c 

y 

a b c y 

0 0 0 0 

0 0 1 1 

0 1 0 1 

0 1 1 1 

1 0 0 0 

1 0 1 1 

1 1 0 0 

1 1 1 1 

© G. Fries 

a 

b 

c 

0 

1 

1 

1 

0 

1 

0 

1 

y 

234

Programmierbare Logik-Blöcke: LUT-Prinzip 

� Funktion wird nicht mit Gattern, sondern mit einem RAM realisiert 

� Im RAM werden alle möglichen Funktionswerte abgespeichert 

� An den Adress-Eingängen a,b,c liegen die Eingangsvariablen an 

� Am Ausgang y wird der Funktionswert ausgegeben 

a 

b 

c 

1 

& 

≥1 

y = f ( a, b, c) = ( a ∧ b) 

∨ c 

y 

a=1 

b=1 

c=0 

© G. Fries 

0 

1 

1 

1 

0 

1 

0 

1 

y=0 

a b c y 

0 0 0 0 

0 0 1 1 

0 1 0 1 

0 1 1 1 

1 0 0 0 

1 0 1 1 

1 1 0 0 

1 1 1 1 

235

Programm. Logik-Blöcke: Multiplexer-basiert 

� Bei Multiplexer-Architekturen (MUX) wird der Logik-Block nur aus 

Multiplexern und dazugehöriger Logik aufgebaut 

� Ein 2 n -Input Multiplexer kann jede 

Funktion mit n Variablen realisieren durch: 

� Verbinden der Eingangsvariablen mit den 

Select-Eingängen des Multiplexers 

� Die Daten-Eingänge werden auf die 

gewünschten Funktionswerte gesetzt 

� MUX versus LUT: 

� LUT-basierte Bausteine sind flexibler, 

mehr Eingänge pro Block 

� Jedoch: größere Chipfläche und größere 

Verzögerungszeiten 

© G. Fries 

Gewünschte Funktion: 

y = f ( a, b, c) = ( a ∧ b) 

∨ c 

0 

1 

1 

1 

0 

1 

0 

1 

0 

1 

2 

3 

4 

5 

6 

7 

2 1 0 

a b c 

8-Input-MUX 

y 

236

3 prinzipielle Programmier-Technologien 

� SRAM-FPGAs (Xilinx): 

� On-Chip Speicherzellen mit Bitmustern der Chipkonfiguration 

� Konfiguration flüchtig, muß nach Einschalten neu geladen werden 

� Benötigen externen permanenten Speicher zum „Booten“ 

� Antifuse-FPGAs (Actel, Quicklogic): 

� Schließen von Antifuse Switches, Gegenteil von Fuse (Sicherung) 

� Hier werden irreversible Verbindungen elektrisch hergestellt 

� Schneller und geringerer Platzbedarf als SRAM-FPGAs 

� EPROM-FPGAs (Altera): 

� Programmierung bleibt permanent bei Spannungsunterbrechung 

erhalten, ist jedoch löschbar 

� Herstellungsprozeß ist schwierig 

© G. Fries 

237

Speichertechnologien 

Festwertspeicher 

� ROM (Read-Only Memory) 

� PROM (Programmable Read-Only Memory) 

� EPROM (Erasable Programmable Read-Only Memory) 

� EEPROM (Electrically Erasable PROM) 

� Flash EEPROM (Flash Memory) 

Schreib/Lese-Speicher 

� SRAM (Static Random-Access Memory) 

� DRAM (Dynamic Random-Access Memory) 

© G. Fries 

238

Fuse-Technologie 

40-60 µm 

Aufbau 

Aufschmelzen 

� Programmieren: 10..30 V, einige ms pro bit 

� Früher unsicher durch "Wiederzusammenwachsen" (nicht völlig 

verdampfte Reste, "Whisker"-Wachstum) 

� Heute wichtige Technik für PROMS und PLD 

© G. Fries 

Verbindung 

getrennt 

242

Antifuse-Technologie (Quicklogic) 

Metall 

Si0 2 

Metall 

Si 

Antifuse 

Wolfram 

� Programmieren: 10..30 V, einige ms pro bit 

� Änderung des Widerstandes: 1 GOhm �� 30 Ohm 

© G. Fries 

243

EPROM-Technologie 

Flowting-gate MOS 

Transistoren: Ladung 

auf dem Flowting 

Gate "disabled" den 

Transistor 

Löschen durch UV- 

Licht 

R 

© G. Fries 

+5 V 

R …. R 

244

EPROM-Technologie 

� Programmieren: 12..25 V, 

einige ms pro bit 

� Löschen mit UV-Lampe 5-20 

Minuten 

� Datenerhaltung ca 10 Jahre 

bei 125 °C 

© G. Fries 

245

EEPROM-Technologie 

� Programmieren: 12..25 V, 

einige ms pro bit 

� Lebensdauer: rund 100.000 

Programmierzyklen 

� Langsamer Lese-Zugriff: 

3-5 ms 

© G. Fries 

EEPROM im IBM-ThinkPad 

246

DRAM-Technologie 

T 

C 

U 

1 

0 

� Speicherzelle aus einem Transistor und einem Kondensator 

� Zyklisches Refresh erforderlich, da Ladung aus dem 

Kondensator langsam abfließt 

aktuelle Weiterentwicklungen für den Rechnerbereich 

� SDRAM (Synchronous DRAM) 100 MHz, 7-15 ns Zugriff 

� DDR-SDRAM (Double Data Rate SDRAM) 

Daten werden sowohl auf der ansteigenden als auch auf der 

abfallenden Flanke übertragen 

© G. Fries 

1 geschrieben 

Refresh 

Refresh 

t 

247

SRAM-Technologie 

� Speicherzelle wird aus einem Flip-Flop gebildet 

� Kein Refresh erforderlich 

� Benötigt im Vergleich zum DRAM mehr Chip-Fläche 

(��teurer) 

� Schneller als DRAM 

� Daten gehen beim Ausschalten verloren 

© G. Fries 

248

FPGA-Entwurfsprozess (1) 

Der Entwurfsprozess umfaßt 2 prinzipielle Stufen: 

1. Entwurfseingabe 

(Frontend) 

Netzliste: Namen und 

Verbindungen aller Pins 

VHDL = VHSIC HDL 

VHSIC = Very High Speed IC 

2. Implementierung 

(Backend) 

Technologieabhängig, 

Tools vom Hersteller 

Bitstream beschreibt die 

Konfiguration des FPGAs 

Graphische 

Schaltplaneingabe 

Netzliste 

Technologieabbildung 

(Mapping) 

Bitstream 

© G. Fries 

Graphische VHDL 

Generierung 

VHDL Modell 

Simulation 

und 

Verifikation 

256

FPGA-Entwurfsprozess (2) 

FPGA 

Bibliotheken 

Download 

Bitstream 

Stream 

Generator 

Graphische VHDL Generierung 

VHDL 

Synthese 

Netzliste 

Map 

Place 

Route 

Netzliste + 

Timing 

© G. Fries 

Vorgaben 

Vorgaben 

Simulation 

Vorgaben 

Simulation, Timing 

257

Electronic Design Automation (EDA) Tools 

� Universelle Entwurfswerkzeuge für FPGAs 

� Große EDA Tools, professionell, Unterstützung weiter Bereiche 

� Herstellereigene 

Werkzeuge, hier 

Ausschnitt aus 

Xilinx XACTStep 

Designmanager 

© G. Fries 

Flow Engine 

Timing Analyse 

PROM File Formatierer 

Hardware Debugger 

EPIC Design Editor 

258

Anwendungen für FPGAs 

� Klassisch: beliebige unstrukturierte Logik (Random Logic) z.B 

� Glue-Logik zur Verbindung von VLSI Chips, einfache ALUs 

� Festkomma-DSP (Audio, Video, Funk- & Sprachband Modems) 

� Hohe Komplexität: bis 100 MAC-Units auf einem Chip 

(MAC = Multiply and Accumulate) 

� Parallele Verarbeitung => hohe Datenraten (bis 100 MSamples/s) 

� Rapid Prototyping: 

� ASICs, Emulation von komplexen Hardware Systemen 

� Nutzung als Computer-Element (Highend und Lowcost) 

� Custom Computing Machines 

� Application Specific Instruction Set Processor 

� Rekonfigurierbare Logik 

� Einschreiben unterschiedlicher Konfigurationen erlaubt flexible 

Kundenanpassung, Updates => rekonfigurierbarer Computer 

© G. Fries 

260

Weitere Programmable Logic Devices 

PAL 

Prog. Speicher 

PLD und CPLD 

PLA 

Feld-programmierbare 

Bausteine (FPD) 

© G. Fries 

Prog. Logik (UPL) 

PROM 

FPGA 

PLD = Programmable Logic Device, 

CPLD = Complex PLD 

PAL = Programmable Array Logic 

PLA = Progammable Logic Array 

262

Programmable Logic Devices (PLDs und CPLDs) 

� PLD besteht aus 

programmierbarer, zweistufiger 

UND/ODER Matrix 

� n Eingangssignale werden zu r 

UND Termen verschaltet 

� Diese werden in der 2. Stufe zu k 

Ausgangssignalen verodert 

UND ODER 

PLA prog. prog. 

PAL prog. fest 

PROM fest prog. 

� CPLD: Verknüpfung von 

mehreren PLDs zu einem 

komplexen PLD (CPLD) 

© G. Fries 

n-Input 

U 

N 

D 

O 

D 

E 

R 

r-UND 

k-ODER 

PLD-ähnliche 

Struktur 

Zentrale 

Schaltmatrix 

263

Darstellungsarten 

In1 

In2 

1 

1 

≥ 1 

Out 

x 

= 

In1 

In2 

1 

1 

≥ 1 

© G. Fries 

Out 

Symbolische Darstellung 

für PLD 

Programmierbare Verbindung wird 

mit X oder O dargestellt 

PAL PLA 

Alte US-Norm 

264

Grundstruktur PAL mit 4 Ein- und Ausgängen 

I 3 I 2 I 1 I 0 

1 1 1 

UND Matrix 

1 

programmierbar 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

© G. Fries 

ODER Matrix 

feste Verbindung 

≥ 1 

≥ 1 ≥ 1 ≥ 1 

O 3 O 2 O 1 O 0 

265

Grundstruktur PLA mit 4 Ein- und Ausgängen 

I 3 I 2 I 1 I 0 

1 1 1 

UND Matrix 

1 

programmierbar 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

ODER Matrix programmierbar 

DNF kann direkt realisiert werden 

© G. Fries 

≥ 1 

≥ 1 ≥ 1 ≥ 1 

O 3 O 2 O 1 O 0 

266

Grundstruktur PROM mit 4 Ein- und Ausgängen 

0 

1 

2 

3 

4 

5 

6 

7 

8 

9 

A 

B 

C 

D 

E 

F 

I 3 I 2 I 1 I 0 

1 1 1 

UND Matrix: Feste Verbindung 

Adressen! 

1 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

© G. Fries 

ODER Matrix: programmierbar 

Speicherinhalt! 

≥ 1 

≥ 1 ≥ 1 ≥ 1 

O 3 O 2 O 1 O 0 

267

Beispiel PAL 

I 3 I 2 I 1 I 0 

1 1 1 

frei 

1 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

Implementieren Sie die Funktion 

Y = ( A ∧ B ∧ C ∧ D) ∨ ( A ∧ B ∧ C) ∨ ( A ∧ C ∧ D) 

© G. Fries 

≥ 1 

≥ 1 ≥ 1 ≥ 1 

O 3 O 2 O 1 O 0 

vorgegeben 

272

Beispiel PAL 

I 3 I 2 I 1 I 0 

A B C D 

1 1 1 

1 

AABBC 

CDD 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

& 

Implementieren Sie die Funktion 

Y = ( A ∧ B ∧ C ∧ D) ∨ ( A ∧ B ∧ C) ∨ ( A ∧ C ∧ D) 

© G. Fries 

≥ 1 

≥ 1 ≥ 1 ≥ 1 

O 3 O 2 O 1 O 0 

Y 

273

FH Wiesbaden 


Prof. Dr.-Ing. Georg Fries 


Kapitel 8. Systematische Beschreibung 

von Schaltwerken 

� Schaltwerke 

� Zustandsdiagramm 

� Zustandsfolgetabelle 

� Moore-Automat 

� Realisierung mit PROM 

Stand: 23.02.2003

Schaltwerk 

� Schaltwerk 

� Ausgangsgrößen sind nicht nur vom momentanen Wert der 

Eingangsgrößen, sondern auch vom inneren Zustand des Systems 

abhängig (Vorgeschichte!) 

� Im Schaltwerk sind Speicher vorhanden, die die Werte der Eingangsgrößen 

zu endlich vielen vorangegangenen Zeitpunkten erfassen 

� Da Schaltwerke die Vorgeschichte berücksichtigen, lassen sie sich gut 

für die sequentielle Verarbeitung digitaler Signale einsetzen 

� Schaltwerk lässt sich aufteilen in 

- einen rein kombinatorischen Teil und 

- einen ausschließlich speichernden Teil 

� Weitere Namen für Schaltwerke 

� Sequentielle Logik 

� Sequentielle Schaltung 

� Endlicher Automat 

� Finite State Machine (FSM) 

� Zustandsmaschine 

© G. Fries 

277

Automatenzeit und Mengen 

� Formale Beschreibung eines Automaten durch 

� 3 nicht leere, endliche Mengen 

� 2 Funktionen, die die Abhängigkeit der Mengen untereinander angeben 

� „Automatenzeit“ 

� Hochindex m bezeichnet die diskrete Automatenzeit 

� Abkürzend mit “*“ oder “+“ gekennzeichnet 

� Zeit wird beim synchronen Schaltwerk mit der Taktflanke um 1 erhöht 

� Eingabemenge 

� X = {X1, X2, X3, ...} 

� Elemente von X sind die i Eingangsvariablen X1, X2, X3, ...,Xi 

� Ausgabemenge 

� Y = {Y1, Y2, Y3, ...} 

� Elemente von Y sind die j Ausgangsvariablen Y1, Y2, Y3, ...,Yj 

� Zustandsmenge 

� Z = {Z1, Z2, Z3, ...} 

� Elemente von Z sind die k Zustandsvariablen Z1, Z2, Z3, ...,Zk 

© G. Fries 

278

Übergangs- und Ausgabefunktion 

� Übergangsfunktion 

� oder abkürzend 

� Z = Zustand, Z + m+ 1 

Z 

m 

= g( Z, X ) 

= Folgezustand 

� Ausgabefunktion 

� Hinsichtlich der Abhängigkeit der Ausgabemenge von der Eingabeund 

Zustandsmenge unterscheidet man zwei Automatentypen, die in 

der Praxis eingesetzt werden: 

� Mealy-Automat 

m m 

� Y = f ( Z, X ) oder abkürzend Y = f ( Z, X ) 


m m 

� Y = f ( Z) 

oder abkürzend 

� Ausgabefunktion ist nur von den Zustandsvariablen Z abhängig! 

© G. Fries 

+ 

Z = g( Z, X ) 

Y = f ( Z) 

279

Mealy- und Moore-Automat 


X 

Z 

g 

r 

Z + 

Z 

+ Z = g( 

Z, X ) 

f 

Y 

X 

© G. Fries 


Z 

g 

r 

Z + 

Z 

+ Z = g( 

Z, X ) 

Y = f ( Z, X ) 

Y = f ( Z) 

Technische Realisierung des Blocks mit der Funktion r 

(Rückführung zwischen Z und Z + ) entscheidet, ob es sich um ein 

asynchrones oder synchrones Schaltwerk handelt 

f 

Y 

280

Zustandsdiagramm & Zustandsfolgetabelle 

� „Zustand“: 

� Die in einem Speicher festgehaltene Eigenschaft, auf einen Eingabe- 

Vektor X(t 0 ) mit einem Ausgabe-Vektor Y(t>t 0 ) zu reagieren 

� Entwurf von Schaltwerken 

� Aufgabenstellung systematisch analysieren und lösen 

� Grundlage sind die Übergangs- und Ausgabefunktion 

� Da die Anzahl der Zustands- und Eingangsvariablen begrenzt ist, 

lassen sich für alle Kombinationsmöglichkeiten dieser Größen die 

Ergebnisse der Übergabe- und Ausgabefunktion in tabellarischer 

oder grafischer Form angeben: 

- Zustandsdiagramm 

- Zustandsfolgetabelle 

� Dient sowohl zur Analyse als auch zum Entwurf 

© G. Fries 

281

Beispiel „Personenmeldeanlage“ 

� Beispiel 

� Wenn eine Person anwesend ist, wird eine 1 ausgegeben 

� Wenn keine Person anwesend ist, wird eine 0 ausgegeben 

� Zustandsfolgetabelle 

Person 

anwesend 

1 

1 

0 

0 

Zustand 

(t) 

0 

1 

0 

1 

Folgezustand 

(t+1) 

� Zustandsdiagramm 

1 

1 

0 

0 

© G. Fries 

Person 

da 

Person 

nicht da 

Melder 

an 

Melder 

aus 

Person 

da 

Person 

nicht da 

282

Mealy-Automat 

X 

i 

f 

g 

Kombinatorischer Teil 

Schaltnetze für „f“, „g“ 

+ Z = g( Z, X ) 

Z 

k 

k 

j 

© G. Fries 

Y = f ( Z, X ) 

r 

Speichernder Teil 

Zustandsspeicher 

283

Zum Mealy-Automat 


� Allgemeinfall 

� Speichernder Teil „r“ 

� Dieser Zustandsvariablenspeicher hat k Eingänge und k Ausgänge 

� Kombinatorischer Teil 

� Die Eingänge sind aufgeteilt in 

- i Eingänge des Eingabe-Vektors X (äußere Variablen) 

- k Eingänge des Eingabe-Vektors Z (innere Variablen) 

� Die Ausgänge sind aufgeteilt in 

- den Ausgabe-Vektor Y = f ( Z, X ) (Ausgangsgröße) 

- den Zustands-Vektor Z + (Folgezustand) 

� Moore-Automat ist Sonderfall 

� Der Ausgabe-Vektor ist unabhängig von X: 

© G. Fries 

Y = f ( Z) 

284

Moore-Automat 

f 

X i 

+ Z = g( Z, X ) 

g 



Z 

k 

k 

j 

© G. Fries 

Y = f ( Z) 

r 



285

Vergleich mit Mealy-Automat 

X 

i 

f 

g 



+ Z = g( Z, X ) 

Z 

k 

k 

j 

© G. Fries 

Y = f ( Z, X ) 

r 



286

Vereinfachter Moore-Automat 

f 

X i 

+ Z = g( Z, X ) 

g 



Z 

k 

k 

j 

© G. Fries 

Y = f ( Z) 

r 



287

Vereinfachter Moore-Automat 

� Schaltnetz für die Funktion „f“ fällt weg 

� Der Zustands-Vektor ist gleichzeitig der Ausgabe-Vektor: Y = Z 

� Z.B. ein Vorwärts/Rückwärts Zähler (Richtungskontrolle über X) 

� Bei einfachen Zählern kann X auch wegfallen 

� Generell kann es somit für eine einzige Eingangskombination X 

bis zu 2 k Ausgangskombinationen geben! 

X i 

+ Z = g( Z, X ) 

g 


Schaltnetz für „g“ 

Z 

k 

k 

© G. Fries 

r 



Y = Z 

288

Realisierung: Vereinfachter Moore-Automat 

� Kombinatorischer Teil 

� Wird mit einem PROM realisiert 

� Andere Möglichkeiten wären diskrete oder programmierbare Logik 

� Zustandsspeicher 

� Realisierung mit Flipflops, meist D-FF 

X i 

+ Z = g( Z, X ) 

g 


Schaltnetz für „g“ 

Z 

k 

k 

© G. Fries 

r 



Y = Z 

289

Grundprinzip: Vereinfachter Moore-Automat 

X 

PROM 

Reset 

Z Z + Y 

1D 

C 

© G. Fries 

R 

C1 

290

Anmerkungen 

� Wesentliche Elemente 

� Adressregister 

� PROM 

� Prinzip 

� Takt 

� Y wird als Adresse auf den PROM-Eingang rückgekoppelt 

� PROM enthält die Schaltfunktion! (z.B. Zählcode) 

� X ermöglicht die Verknüpfung / Steuerung mittels äußerer Variablen 

� n D-FF‘s => maximal 2 n Schaltwerk-Zustände! 

� Reset 

� Programmiertabelle mit Hexcode erstellen spart Arbeit! 

� Beispiel 1 

� 4-Bit Rückwärtszähler 

� Beispiel 2 

� 4-Bit Vorwärts-/Rückwärtszähler 

© G. Fries 

291

PROM- Programmable Read Only Memory 

16 x 4 

4 bit breit 

2 4 =16 Zellen 

0 

1 

1 

1 

A3 

A2 

A1 

A0 

0 

1 

2 

3 

4 

5 

6 

7 

8 

9 

10 

11 

12 

13 

14 

15 

0010 

0001 

0011 

0010 

0000 

0100 

0000 

0110 

0110 

1000 

0000 

1111 

0000 

1100 

1000 

1110 

1110 

© G. Fries 

D3 

D2 

D1 

D0 

0 

1 

1 

0 

292

293 

© G. Fries 

A3 

A2 

A1 

A0 

D3 

D2 

D1 

D0 

0 

1 

2 

3 

4 

5 

6 

7 

8 

9 

10 

11 

12 

13 

14 

15 

Moore-Automat mit PROM: Rückwärtszähler 

1 

0 

0 

1 

1 

0 

0 

0 

0000 

1001 

0110 

0001 

0011 

0100 

0010 

0101 

1000 

0111 

0000 

0000 

0000 

0000 

0000 

0000 

D3 

D2 

D1 

D0 

C 

0 

1 

1 

1 

0 

1 

1 

0 

1 

0 

0 

0 

0 

1 

1 

1 

1 

0 

0 

1 

1 

0 

0 

0 

0 

1 

1 

1

Moore-Automat mit PROM: Rückwärtszähler 

� Programmiertabelle 

16 x 4 PROM 

Adresse 

0 

1 

2 

3 

4 

5 

6 

7 

8 

9 

A 

B 

C 

D 

E 

F 

© G. Fries 

Wert 

9 

0 

1 

2 

3 

4 

5 

6 

7 

8 

0 

0 

0 

0 

0 

0 

294

295 

© G. Fries 

A4 

A3 

A2 

A1 

A0 

D4 

D3 

D2 

D1 

D0 

0 

1 

2 

3 

4 

5 

6 

7 

8 

9 

A 

B 

C 

D 

E 

F 

10 

11 

1F 

Vor-/Rückwärtszähler 

00000 

01001 

00110 

00001 

00011 

00100 

00010 

00101 

01000 

00111 

00000 

00000 

00000 

00000 

00000 

00000 

D4 

D3 

D2 

D1 

D0 

C 

X 

10001 

10010 

00000 

…

Beispiel für Analyse synchroner Schaltwerke 

X 

C 

1D 

C1 

Q3 Q2 Q1 

1D 

C1 

Beispiel hier: Schieberegister mit einem Eingang X und den 

Ausgängen Q1,Q2,Q3 � 7 Zustände 

© G. Fries 

1D 

C1 

296


X 

C 

1D 

C1 

Q3 Q2 Q1 

1D 

C1 

Beispiel hier: Schieberegister mit einem Eingang X und den 

Ausgängen Q1,Q2,Q3 � 8 Zustände 

X 

0 

1 

0 

1 

Q1 

0 

0 

Q2 

0 

0 

Q3 

0 

1 

Zust. 

0 

1 

© G. Fries 

Q1+ 

0 

0 

0 

0 

1D 

C1 

Q2+ 

0 

0 

1 

1 

Q3+ 

0 

1 

0 

1 

Zust + . 

0 

1 

2 

3 

297

298 

© G. Fries 


2 

0 

1 

0 

1 

1 

0 

0 

0 

3 

1 

1 

0 

1 

4 

0 

0 

1 

2 

0 

1 

0 

0 

5 

1 

0 

1 

1 

6 

0 

1 

1 

3 

1 

1 

0 

0 

7 

1 

1 

1 

1 

0 

0 

0 

0 

4 

0 

0 

1 

0 

1 

1 

0 

0 

1 

2 

0 

1 

0 

5 

1 

0 

1 

0 

3 

1 

1 

0 

1 

4 

0 

0 

1 

6 

0 

1 

1 

0 

5 

1 

0 

1 

1 

7 

1 

1 

1 

7 

1 

1 

1 

1 

6 

0 

1 

1 

0 

1 

1 

0 

0 

1 

0 

0 

0 

0 

0 

0 

0 

0 

0 

Zust. + 

Q3+ 

Q2+ 

Q1+ 

Zust. 

Q3 

Q2 

Q1 

X


Zustandsdiagramm 

0 

1 

1 

2 3 

4 5 6 7 

0 

© G. Fries 

299


Zustandsdiagramm 

0 

1 

0 

0 

0 

1 

1 

0 

2 3 

0 

1 

1 0 

4 5 6 

0 

1 

1 

© G. Fries 

1 

0 

7 

1 

300

Aufgabe 1 

Eine Boolesche Funktion sei definiert durch 

f ( x , x , x ) = 

( x ⋅ x ) ⊕ x 

0 

1 

2 

0 

Bitte geben Sie das KV-Diagramm an. (⊕=EXOR) 

1 

2 

© G. Fries 

301

Aufgabe 1 - Lösung 

Eine Boolesche Funktion sei definiert durch 

f ( x , x , x ) = ( x ⋅ x ) ⊕ x 

0 

1 

2 

Bitte geben Sie das KV-Diagramm an. 

x2 

0 

0 

0 

0 

1 

1 

1 

1 

x1 

0 

0 

1 

1 

0 

0 

1 

1 

x0 

0 

1 

0 

1 

0 

1 

0 

1 

x0 . x1 

0 

1 

x0 . x1 f 

© G. Fries 

2 

b 

0 

0 

1 

1 

EXOR 

a 

0 

1 

0 

1 

y 

0 

1 

1 

0 

302

Aufgabe 2 

Gegeben ist ein 4:1 Multiplexer. 

Bitte geben Sie das KV-Diagramm an. 

X0 

X1 

X2 

X3 

X2 

0 

0 

1 

0 

1 

2 

3 

} G 0 

MUX 

3 

Y 

Y 

X1 

© G. Fries 

X0 

X2 

X3 

307

Aufgabe 2 - Diskussion 

Darstellung als 8:1 Multiplexer. 

Nur die Variable X3 taucht als Eingangsgröße auf. 

X0 

X1 

X2 

0 

X3 

1 

0 

1 

X3 

0 

0 

0 

1 

2 

0 

1 

2 

3 

4 

5 

6 

7 

} G 

MUX 

0 

7 

Y 

Y 

X1 

© G. Fries 

0 

0 

0 

1 

X0 

0 

0 

1 

0 

X2 

0 

0 

1 

1 

1 

1 

0 

0 

X3 

313

Aufgabe 2 - Diskussion 

Darstellung als 8:1 Multiplexer. 

Nur die Variable X1 taucht als Eingangsgröße auf. 

X0 

X2 

X3 

X1 

0 

X1 

0 

X1 

X1 

X1 

X1 

0 

1 

2 

0 

1 

2 

3 

4 

5 

6 

7 

} G 

MUX 

0 

7 

Y 

Y 

X1 

© G. Fries 

5 

0 

0 

1 

0 

X0 

0 

0 

7 

1 

0 

0 

0 

6 

1 

1 3 X2 2 0 

1 

1 

1 

0 

0 

X3 

4 

314

Aufgabe 3 (18.1.2001, Digitaltechnik ET) 

Gegeben ist folgende Schaltung: 

a) Bestimmen Sie die Ausgangsfunktion Y in der gegebenen 

Form. 

b) Vereinfachen Sie die Ausgangsfunktion Y mit Hilfe der 

Schaltalgebra (Bitte Lösungsweg angeben!) 

c) Stellen Sie die Funktionstabelle auf. 

d) Wie lautet die disjunktive Normalform ? 

© G. Fries 

315

Aufgabe 4 

Vier Pumpen P1..P4 werden von den Signalen A..D 

angesteuert. Ergänzen Sie die Pumpensteuerung mit einer 

Anzeige-Einheit derart, dass ein Fehlersignal erzeugt wird, 

wenn mehr als zwei Pumpen gleichzeitig laufen. 

a) Geben Sie die Logik der Lampenansteuerung an. 

b) Geben Sie die Logik für eine Warnhupe an, wenn vier 

Pumpen gleichzeitig laufen. 

Ansteuer- 

elektronik 

A 

B 

C 

D 

P1 

P2 

P3 

P4 

Ansteuer- 

elektronik 

Ist-Zustand Soll-Zustand 

© G. Fries 

A 

B 

C 

D 

Lampen- 

ansteuerung 

P1 

P2 

P3 

P4 

318

319 

© G. Fries 

Aufgabe 4 -Lösung 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

A 

1 

1 

1 

1 

1 

1 

1 

1 

0 

0 

0 

0 

0 

0 

0 

0 

D 

0 

0 

0 

8 

1 

1 

1 

7 

0 

1 

1 

6 

0 

0 

0 

9 

0 

1 

0 

10 

1 

1 

0 

11 

0 

0 

1 

12 

1 

0 

1 

13 

15 

14 

5 

4 

3 

2 

1 

0 

Nr 

1 

1 

1 

1 

1 

1 

0 

0 

1 

0 

0 

1 

0 

1 

0 

0 

1 

0 

0 

0 

0 

0 

0 

0 

F 

B 

C 

A 

B 

C 

D 

a)

Aufgabe 5 – Multiplexer (Deniz, 19.6.2004) 

Nr 

0 

1 

2 

3 

4 

5 

6 

7 

8 

9 

10 

11 

12 

13 

14 

15 

A 

0 

0 

0 

0 

0 

0 

0 

0 

1 

1 

1 

1 

1 

1 

1 

1 

B 

0 

0 

0 

0 

1 

1 

1 

1 

0 

0 

0 

0 

1 

1 

1 

1 

C 

0 

0 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

D 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

0 

1 

F 

0 

0 

0 

0 

0 

1 

1 

0 

1 

0 

1 

0 

1 

0 

0 

1 

C 

D 

1 

1 

B 

1 

1 

© G. Fries 

1 

1 

A 

Läßt sich die gegebene 

Funktionstabelle als 

a) 8:1 Multiplexer und als 

b) 4:1 Multiplexer 

realisieren ? 

321

Aufgabe 6 Rückgekoppeltes Schieberegister 

Die Schaltung im Bild soll die Zahlenfolge 010011… 

kontinuierlich am Ausgang Q3 wiedergeben. Bestimmen Sie die 

Logik für das Schaltnetz SN. Eine ggf. nötige Initialisierung der 

D-FF sei gewährleistet. 

Clk 

SN 

1D 

C1 

Q1 

© G. Fries 

1D 

C1 

Q2 

1D 

C1 

Q3 

323

Aufgabe 6 - Lösung 

Die Schaltung stellt ein rückgekoppeltes Schieberegister dar. 

Der Inhalts aller Registerstufen ist (zeitverschoben) identisch. 

KV-Nr 

Q1 

Q2 

Q3 

0 

1 

0 

0 

1 

1 

Q1+ 

© G. Fries 

Q2+ 

Q3+ 

als erstes trägt man sich die gewünschte Folge in die 

Spalte für Q3 ein 

324

Aufgabe 7 

Bestimmen Sie die Funktion Y in der im Bild vorgegebenen 

Form. Vereinfachen Sie mit Hilfe der Booleschen Algebra. 

Stellen Sie die gleiche Funktion mit nur zwei Booleschen 

Verknüpfungen (= Bauelementen) dar. 

C B A 

1 

1 

& 

& 

© G. Fries 

≥1 1 

& 

Y 

329

A 

B 

C 

A 

B 

C 

A 

B 

C 

Aufgabe 8 – 

Welche Schaltungen sind identisch ? 

& 

≥1 Y1 & Y 2 

& 

& Y 3 

& 

1 

© G. Fries 

331

Aufgabe 9a Synchrones Schaltwerk 

Ein synchrones Schaltwerk mit dem Eingang X und dem 

Ausgang Y habe folgendes Zustandsdiagramm: 

Startzustand 

0/0 

1/1 

00 10 

0/0 1/0 

1/1 

01 11 

0/1 

© G. Fries 

1/1 

0/0 

Notation: X/Y 

Q 1 Q 2 

Das Schaltwerk soll mit zwei JK-Flip-Flops realisiert 

werden. Die Zustände im Zustandsdiagramm 

beschreiben die Werte der JK-Flip-Flops 1 und 2. 

333

Aufgabe 9b Synchrones Schaltwerk 

a) füllen Sie die Wertetabelle aus: 

+ + 

Q1 Q2 X Q1 

Q2 Y J1 K1 2 2 

0 

0 

0 

0 

0 

1 

b) Bestimmen Sie Y, J 1 , K 1 , J 2 , K 2 

© G. Fries 

J 

K 

334

Digitaltechnik (#2031) Wintersemester 2007/2008 Kapitel 0 ...

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