Datenflussoptimierung in rekonfigurierbarer Hardware ... - ihmor.de

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4 Rekonfigurierte AusführungAbbildung 4.6: Zwei Kommunikationszyklen auf einem single reconfigurable FPGAAbbildung 4.5 zeigt dabei die Ausführung auf einem multi reconfigurable FPGA. InAbbildung 4.6 wurde ein single reconfigurable FPGA verwendet. Für das Beispiel wurdenvier Slots verwendet, weil hier die Unterschiede zwischen den beiden Varianten besondersdeutlich hervortreten. So benötigt das multi reconfigurable FPGA sechs Takte wenigerund weist dabei eine höhere Utilization (siehe Gleichung 4.1) auf.Im Folgenden werden drei repräsentative Szenarien betrachtet, die eine qualitativeBewertung des vorgestellten Pipelining-Verfahrens erlaubt:• 1x Input, 3x Output (ein sendender und drei empfangende Tasks)• 2x Input, 3x Output (siehe Abbildung 4.4)• 3x Input, 1x OutputDie folgenden drei Abbildungen zeigen die Ergebnisse der berechneten Schedulings derdrei Szenarien. Dabei werden sowohl die Anzahl der benötigten Schritte (Pipeline Clocks)als auch die Flächenausnutzung auf dem Chip(Utilization) für multi reconfigurable undsingle reconfigurable FPGAs visualisiert. Die Utilitzation berechnet sich mit der FormelUtilization =∑states Anzahl aktiver SlotsAnzahl aller Slots · Anzahl der Slots(4.1)Jedes Szenario wurde erst mit einem Slot, dann mit zwei Slots, usw. ausgeführt. Sobaldin einem Scheduling die Anzahl der Slots größer oder gleich der Anzahl der zu ladendenStages ist, kann keine Verbesserung der Pipeline clocks erzielt werden. Daher war sinddie dargestellten Diagramme auf zehn Slots begrenzt. Zusätzliche Slots würden nur zueiner Verschlechterung der Utilization führen.Jedes dieser Szenarien wird zehn Mal hintereinander ausgeführt, es ergeben sich alsozehn Kommunikationszyklen.50
4.2 ErgebnisseAbbildung 4.7: IPO-Schedule: Ein sendender und drei empfangende TasksAbbildung 4.8: IPO-Schedule: Zwei sendende und drei empfangende Tasks51
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Seite 7 und 8: Abbildungsverzeichnis1.1 Kommunikat
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