Modélisation des systèmes temps-réel répartis embarqués pour la ...

1 data donnee
2 end donnee;
3
4 thread emetteur
5 features
Modélisation des systèmes temps-réel répartis embarqués
6 s1 : out event data port donnee;
7 properties
8 Dispatch_Protocol => background;
9 end emetteur;
10
11 thread transmetteur
12 features
13 e1 : in event data port donnee;
14 s1 : out event data port donnee;
15 s2 : out event data port donnee;
16 properties
17 Dispatch_Protocol => aperiodic;
18 end emetteur;
19
20 process processus
21 end processus;
22
23 process implementation processus.i
24 subcomponents
25 thread0 : thread emetteur;
26 thread1 : thread transmetteur;
27 thread2 : thread transmetteur;
28 connections
29 cnx0 : event data port thread0.s1 -> thread2.e1;
30 cnx1 : event data port thread1.s1 -> thread2.e1;
31 cnx2 : event data port thread1.s2 -> thread2.e1;
32 cnx3 : event data port thread2.s1 -> thread1.e1;
33 cnx4 : event data port thread2.s2 -> thread1.e1;
34 end processus.i;
Listing VII.5 – Architecture impliquant un débordement des files d’attentes, traduit par le réseau
de Petri de la figure VII.9
À chaque cycle, le thread thread1 envoie systématiquement deux données au thread thread2
à chaque exécution, qui se déclenchera donc deux fois, renvoyant ainsi deux jetons de contrôle à
thread1. À chaque déclenchement, thread2 envoie lui-même deux données à thread1, qui renvoie
en retour deux jetons de contrôle. Il y aura donc des débordements de file d’attente au niveau
des ports d’entrée de thread1 et de thread2, qui pour chaque donnée consommée reçoivent deux
données ; les jetons de contrôle n’empêchent pas cette situation, puisque leur nombre n’est pas
borné.
Ce mauvais agencement des threads, dans lequel les threads récepteurs ne peuvent pas consommer
les données aussi vite qu’elles sont produites, se traduit par un réseau non borné et une accumulation
de jeton dans certaines places. Dans la mesure où nous faisons abstraction des propriétés
temporelles de l’architecture, cette situation apparaît systématiquement ; elle est inhérente à l’architecture
et révèle une erreur de conception.
144 c○ 2007 Thomas Vergnaud