Master IST - Université Paris-Sud 11
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Nom de l’UE : Intégration de Systèmes numériques<br />
Responsables : Hervé Mathias<br />
Mention : Information, Systèmes et Technologie (EEA)<br />
PhysI-C01<br />
type d’UE : CM + TP<br />
UE commune aux parcours SET et SECI(R&P)<br />
Objectifs :<br />
− Sensibiliser aux différents problèmes liés à la conception de circuits intégrés numériques (partitionnement<br />
logiciel/matériel, test…) et présenter les différentes alternatives pour réaliser des ASICs numériques.<br />
− Acquérir les méthodes de conception et d'optimisation des parties numériques intervenant au sein de systèmes sur<br />
puce (SoC) : compromis performances/taille/consommation/temps de conception.<br />
− Présenter des outils permettant l'automatisation de la conception (synthèse architecturale) et du dessin des masques<br />
(synthèse logique).<br />
Contenu des enseignements (avec nb d’heures) Cours TD TP<br />
♦ Les outils de CAO pour les systèmes sur puce :<br />
6 h<br />
− démarche de conception d’un système électronique<br />
− simulation de circuits logiques<br />
− synthèse de circuits logiques<br />
− simulation électrique<br />
− automatisation du dessin des masques<br />
− test et testabilité<br />
♦ Circuits intégrés numériques :<br />
18 h<br />
− FPGA<br />
− optimisation structurelle des circuits numériques : familles CMOS, mémoires<br />
intégrées<br />
− optimisation architecturale des performances : architectures parallèles, pipeline…<br />
− architectures faible consommation<br />
− Impact des technologies sub-micrométriques : Design for Yield<br />
♦ TP : conception et synthèse sur FPGA d'un système numérique<br />
16 h<br />
Enseignants : H. Mathias (MC), L. Lacassagne (MC), F. Thomas (Cadence), A. Mérigot (PR), M. Burlisson (Nexter<br />
Systems), X. Checoury(MC)<br />
Prérequis : Connaissance de VHDL<br />
Nombre maximum d’inscrits :<br />
Contrôle des connaissances : écrit (2/3) + TP (1/3)<br />
nb d’heures : 40 h<br />
ECTS : 4<br />
12/06/12<br />
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