Chawki Sahnine - Laboratoire TIMA

Chapitre 3.3 : Compromis entre débit, recongurabilité et consommation 37En terme de capacité mémoire, le tableau 2.5 montre que les solutions SDF nécessitent laplus petite capacité mémoire parmi les architectures en pipeline, soit N points complexes. Àcela, il faut ajouter deux mémoires RAM à N points complexes pour les buers de sortie, soitune capacité totale de 3N données complexes . Dans chaque mémoire, les échantillons à la sortiede la TFR sont écrits dans un ordre bit-reversed et lus dans un ordre croissant naturel. Lesdeux buers sont utilisés alternativement pour les diérentes TFR successives. Dans le cas desarchitectures à mémoires, il existe des solutions à base d'une mémoire de traitement et à deuxmémoires de traitement. Dans le premier cas, les diérentes TFR successives utilisent alternativementun algorithme DIF et DIT an d'éviter les conits en écritures/lectures entre l'acquisitiondes N échantillons à l'entrée et l'envoi des N échantillons à la sortie. L'utilisation de deux mémoirespermet d'alterner le traitement de la TFR et d'éviter les conits d'écritures/lectures entreles diérentes TFR. Toutefois, pour les deux approches, lorsque la fréquence de traitement estsupérieure à la fréquence d'échantillonnage (d'acquisition des échantillons), il est alors nécessaired'utiliser des buers de sortie. Ces derniers permettent d'écrire les données à la fréquence detraitement et de les lire à la fréquence d'échantillonnage.La modulation OFDM/OQAM nécessite un temps de traitement plus rapide que l'OFDM/QAM pour le même débit utile. Les normes présentées sur la gure 3.7 dans le cas de l'OFDM/OQAM se situeront donc plus à droite dans la plan écart interporteuse versus nombre de points.L'analyse eectuée dans ce chapitre a été eectuée en considérant que chaque architecture((1) à (6)) réalisent une seule norme. Dans un contexte multi-standard, une recongurabilité estnécessaire pour les architectures. Les architectures en pipeline sont très régulières et peuvent êtrefacilement congurables. Ainsi, il est possible de concevoir une TFR en pipeline de 8192 pointsgrâce à log 2 8192 = 14 étages de calcul et de court-circuiter les étages non nécessaires pour lestailles de TFR plus petites. Néanmoins, ce type d'architecture est ecace pour des applicationsde l'ordre de quelque dizaines de MHz de largeur de bande. Ces architectures engendrent aussi unplus grand nombre de ressources arithmétiques du fait qu'elles doivent être conçues pour N max .Ceci est d'autant plus important si l'on considère une architecture en pipeline-parallèle dans lecas de l'UWB.De plus, dans l'hypothèse d'un traitement continu de la modulation OFDM/OQAM à trèslarge bande pour l'UWB utilisant une architecture en pipeline-parallèle avec un degré de parallélismeP, l'architecture du ltre de mise en forme doit aussi utiliser une stratégie parallèle.Par conséquent, 2L × P multiplieurs réels et 2L × P additionneurs réels (pour la partie réelle etautant pour la partie imaginaire) doivent être utilisés.Dans ce contexte de très haut débit et d'applications multi-standard, les architectures enpipelines sont donc moins ecaces que celles à base de mémoires. En eet, la recongurabilitédes architectures à mémoires ne nécessite pas de ressources arithmétiques supplémentaires dufait du multiplexage temporel des opérations. Ceci nous permet aussi d'intégrer le ltrage demise en forme en réutilisant des ressources arithmétiques disponibles pour le traitement de laTFR. Cette réutilisation des ressources n'est pas possible pour les architectures en pipeline de laTFR, du fait que les ressources arithmétiques sont utilisées sans discontinuité.