第43 期 - Xilinx

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手把手课堂 : F P G A 1 0 1 这个实例只反映出采用 PFGA 实现 FIR 滤波器的部分技巧。为充分利用数据采样率规范,可对该器件进行进一步的定制,此时数据采样率可在顺序 MAC 运算极值和完全并行运算极值之间任取。用户还可考虑在涉及对称系数、内插、抽取、多通道或多速率的性能和资源利用方面进行更多权衡取舍。赛灵思 CORE Generator 或 System Generator 实用工具可帮助用户充分发掘这些设计变量和技巧。 S n 12 K0 0 DSP48 Slice 在传统 DSP 和 FPGA 之间决策传统数字处理器已经有多年的应用历史,当然不乏为特定问题提供最佳解决方案的实例。如果系统采样率低于数 KHz 且为单通道设计,DSP 可能是不二之选。但是, 当采样率增加到数 MHz 以上,或者系统要求多通道, FPGA 就越来越具优势。在高数据速率条件下,DSP 只能勉为其能地在不造成任何损耗的情况下采集、处理和输出数据。这是因为在处理器中存在大量共享的资源、总线, 乃至内核。而 FPGA 能够为每项功能提供专门的资源。 DSP 是基于指令而非时钟的器件。一般来说,对单个样本上的任何数学运算需要三条或四条指令。数据必须经输入端采集,发送到处理内核,每完成一次运算需循环通过内核,然后发送到输出端。相比之下,FPGA 基于时钟,故每个时钟周期都有可能在输入数据流上进行一次数学运算。由于 DSP 的运算以指令或代码为基础,编程机制为标准的 C 语言,或者在需要更高性能的情况下,用低级汇编语言。这种代码可能包含高级决策树或者分支运算,难以在 FPGA 中实现。例如现存的大量用于执行预设功能或标准的代码,比如音频和语音编解码器。 FPGA 厂商和第三方合作伙伴已经意识到将 FPGA 用于高性能 DSP 系统的优势。如今已有许多 IP 核广泛应用 40 赛灵思中国通讯 43 期 K1 DSP48 Slice K29 DSP48 Slice 图 5 - 采用 FPGA 实现的 Direct Form I FIR 滤波器 K30 DSP48 Slice 于视频、图像处理、通信、汽车、医疗和军用等大部分垂直应用市场。与把高级系统方框图映射成为 C 语言代码的 DSP 设计相比,将高级系统方框图分解为 FPGA 模块和 IP 核会更加简便易行。从 DSP 转向 FPGA 考查一些主要标准有利于在传统 DSP 和 FPGA 之间做出决策(见表 1)。软件编程人员的数量远远超过硬件设计人员的数量,这已是不争的事实。DSP 编程人员的数量与 FPGA 设计人员的数量之间的关系也是如此。不过让系统架构师或者 DSP 设计人员转为使用 FPGA 的难度并不像让软件编程人员转为从事硬件设计那么大。有大量的资源可以显著简化 DSP 算法开发和 FPGA 设计工作。主要的障碍是转换问题描述和解决的思路,即从基于样本和事件的方法转向基于时钟的方法。如果能够在设计流程的系统架构和定义阶段就能够完成,对这种转换的理解和应用就会简单得多。由彼此隔绝的不同工程师和数学专家负责系统架构的定义,DSP 算法的开发和 FPGA 的设计是司空见惯的事情。当然,如果每个成员对其他开发小组成员面临的难题有一定程度的认识的话,这个过程会顺利得多。要支持 FPGA 实现方案,架构师不需要高度精通 FPGA 设计。只需要对器件、资源和工具有基本的理解即可。通过提供的多种专题课程,可以快速进阶。具体的进阶方式取决于工程师的背景和专业知识。具体就 DSP 类课程而言,就有算法开发课、高效设计课和 System Generator 设计课。如果用户期望成为在 FPGA 进行 DSP 设计的高手,Hardent 和其他赛灵思授权培训合作伙伴提供的三大课程可帮助您快速入门:DSP 入门、使用赛灵思 FPGA 完成 DSP 设计的必备技巧、使用 System Generator 进行 DSP 设计。 27 yn
系统采样率如果采样率超过数 MHz,或者需要多个通道,FPGA 是最佳选择。系统规范 Hardent 还提供介绍赛灵思器件、HDL 设计入门语言、优化技巧,以及设计与调试策略的公共课。另外还有专门针对高速 I/O 设计、嵌入式处理和 DSP 设计技巧的专业课程和研讨会。根据方框图开发的系统规范,或者包含方框图的系统规范映射到 FPGA 模块更为简便。数据率如果 I/O 数据速率大于数 MBps,FPGA 设计更简单有效。数据宽度或精度由于具备高度统一的并行结构,FPGA 是高数据宽度或者高精度系统的不二之选。决策树或者条件分支可以使用状态机方便地替代条件分支。如果要求的结构是决策树,嵌入式处理器内核或者 MicroBlaze 能够提供理想的解决方案。浮点 FPGA 可以有浮点内核。往往高精度定点设计能够取代对浮点的要求,在事实上提供更高性能的解决方案。 Legacy code Mechanisms to adapt C code for use in FPGAs are now available. 内核、库和第三方 IP 核 FPGA DSP 赛灵思和第三方厂商提供专为 FPGA 优化的丰富多样的可参数化的 IP 核和库。对 FPGA 设计来说,许可协议的协商一般更加简单方便。表 1 - 选择 DSP 和 FPGA 时考虑的主要标准手把手课堂 : F P G A 1 0 1 详细了解 Hardent 的培训日程,敬请访问:www. hardent.com/training。对采样率在数 KHz 的单通道应用,分立 DSP 具有更高性价比。如果系统规范基于 C 语言模型,采用 DSP 能够更加简便地完成类似功能模块的代码编写工作。在较低数据速率下一般有多余的周期可用,故 DSP 不会受带宽限制。在数据宽度与处理器总线宽度完全相同且算法中不存在位增加的潜在因素的情况下,不会有显著的制约。在有分支结构的情况下,用 DSP 一般更加容易实现。传统 DSP 可以有浮点内核。 If much C code already exists, a traditional DSP may be quicker to code but may struggle to increase performance from the legacy system specification. 有大量内核和库可用于传统 DSP。可能涉及按使用的特许权使用费或者复杂且具有限制性的收入方案。 2012 年第 1 季度 41
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