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专家讲堂<br />
如何构建<br />
具有自检功能<br />
的测试平台<br />
46 赛灵思中国通讯 43 <strong>期</strong><br />
测试平台,尤其是经常使用<br />
的测试平台或用于一系列项<br />
目的测试平台,应具备自检<br />
功能和时间无关性。本文将<br />
介绍一些最佳测试平台的构<br />
建技巧。<br />
作者:William Kafig<br />
高级内容开发工程师<br />
赛灵思公司<br />
bill.kafig@xilinx.com<br />
VH D L 所称的测试平台或者<br />
Verilog 所称的测试固件是一<br />
种用于 Isim、ModelSim 或者<br />
NCsim 等仿真环境的结构。仿真首先<br />
使被测单元 (UUT)(一般指可综合的<br />
FPGA 设计)连接到虚拟(仿真)组<br />
件 , 比 如 存 储 器 、 通 信 设 备 和 / 或<br />
CPU,然后用已知的激励信号集加以<br />
驱动。这些激励信号会让 UUT 对虚拟<br />
组件做出反应并与虚拟组件互动。在<br />
仿真环境中,可通过波形来观察该激<br />
励信号和反应。<br />
这里有个简单的例子,说明如何将<br />
简单的带复位功能的 8 位拨码开关<br />
(up/down) 当作 FPGA 设计 (UUT) 实<br />
现一个测试平台。该测试平台能够提<br />
供时钟信号、开关信号、使能信号和<br />
复位控制信号。图 1 显示的是如何将<br />
UUT(中间的灰色方框)连接到测试<br />
平台。<br />
图 1 左边的各种功能为 UUT 提供<br />
激励信号,随即 UUT 产生一系列波形<br />
并显示在仿真环境中。图 2 是可缩放<br />
的 波 形 图 快 照 。 如 何 清 楚 地 看 到 结<br />
果 ? 是 否 看 到 值 在 计 数 引 脚 先 升 后<br />
降?放大后是什么样(见圆形局部放<br />
大视图)?
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