第43 期 - Xilinx

More documents

Recommendations

Info

专家讲堂简单且高度相关的信息,将更详细的信息存储为文本文件。这样便于用户迅速浏览控制台的输出,查看哪些通过了测试,哪些没有。随后可阅读文本文件以了解详细情况。用户也可以在发现不符的时候将仿真挂起。该功能可通过波形检查器模块实现。对那些乐此不疲查看波形的用户,ISim 仿真器工具和大多数其它仿真器都默认以图形方式显示仿真状态。这种图形化的表示可以为调试工作提供更丰富的信息,因为在仿真器运行的每个周期它都包含全部受监测的信息。正是由于发送给控制台和磁盘的文本信息中包含大量数据,用户才能够更快地“看到”成功的结果或锁定任何不符之处。 WAVEGEN 示例 WaveGen 参考设计是一种简单的设计,用于阐明 FPGA 开发工作中使用的多个重要概念,比如交叉时域、异步数据同步化以及多周期路径等。 WaveGen 设计的基本功能是将一个模式载入存储器中,然后以不同速率“回放”,从而构成一个简单的波形生成器。对具备此功能的演示板,可以音频速率用扬声器播放输出。 WaveGen 设计通过 RS-232 输入端接收 ASCII 文本命令和数据。因此激励文件需要包含完成下列功能的一套命令:将模式存储到存储器中,读出部分模式(以验证数据是否正确地存入存储器),配置“回放”速率,初始化自动回放。表 1 是 WaveGen 测试平台所需的 VHDL 与 Verilog 模块。 “理想”测试平台 VHDL 模块名称 Verilog 模块名称格式化器 tb_uart_driver.vhd tb_uart_driver.v UUT wave_gen.vhd wave_gen.v KGBM tb_wave_gen_model.vhd tb_cmd_gen.v FIFO tb_fifo.vhd tb_fifo.v 波形比较器 tb_resp_checker.vhd tb_resp_checker.vhd 50 赛灵思中国通讯 43 期 表 1 - WaveGen 测试平台源代码的“理想”测试平台映射简化编码工作测试平台,尤其是经常使用的测试平台或用于一系列项目的测试平台,应具备自检功能与时间无关性。自检的方法是从文件或脚本提供激励信号(输入),为测试平台提供一致的、可重复的、可记录的输入,随后使用波形比较器对设计的已知正确行为模型的输出与设计的 UUT 的输出进行比较。这种比较可以自动进行,并可向控制台或以文本文件的形式(或者两者同时采用)报告各套输入的成功与失败,便于设计人员迅速地检查成败情况。用户可采用行为建模方式(而不是完全可综合的结构)编写 KGBM 代码。用这种方式编写代码比较简单(因为这种模型比 UUT 的开发时间短得多),而且能够在不给仿真时间造成显著影响的情况下较 UUT 更容易生成输出。理论上,KGBM 和 UUT 的输出值应与每个输入集相符,这样就便于检测和报告差异。 Bill Kafig is a senior content d e v e l o p m e n t e n g i n e e r working in the Xilinx Global T r a i n i n g Solutions team. He is currently neck-deep pre paring for the release of the Zynq training material and has previously been involved with Xilinx’s partial reconfiguration, PCIe ® , C-language, VHDL and other classes. Prior to his joining Xilinx more than four years ago, Bill logged 25+ years of experience spreading the gospel of programmable logic throughout North America. He has done time as a project manager, systems engineer, consultant, FAE and digital grunt for a certain government agency. Reach him at williamk@xilinx.com.
先进的设计工具新一代低噪声 DC/DC 转换器 PowerSoC 兼具开关式转换器的效率优势和线性调节器的尺寸和噪声特性。作者:Michael G. Laflin Enpirion 公司市场营销总监 mlaflin@enpirion.com Austin Lesea 赛灵思公司首席工程师 Austin.Lesea@xilinx.com 为为了提高转换效率,FPGA 系统的设计人员正在放弃使用线性调节器,转而采用开关式 DC/DC 转换器。虽然开关式 DC/DC 转换器可以显著提高效率,但设计复杂性也会相应提高,同时还会增加器件数量和封装尺寸。对于高速 I/O 而言,最重要的问题在于开关式 DC/DC 转换器可能会引入噪声。名为 PowerSoC 的新型 DC/DC 转换器能够最大程度地降低各种噪声成分,而且其对高速 I/O 的供电性能可以比肩甚至超越线性调节器。 PowerSoC 由 Enpirion 公司于 2004 年推出,它将整个 DC/DC 转换器集成到单个 IC 封装中,其中包括控制器、门驱动器、MOSFET 开关、高频去耦以及最重要的电感器。大多数 PowerSoC 只需要输入和输出滤波电容器,因此整个解决方案 2012 年第 1 季度 51
Page 1: 赛灵思第四十三期 2 0
Page 4 and 5: 封面文章赛灵思 7 系列
Page 7 and 8: 含了灵活混合信号 (AMS) 模
Page 9 and 10: UCF 文件。Leal 称:“就像 VC7
Page 11 and 12: 一项联合开发的参考设计
Page 13 and 14: 模型配置文件元数据文
Page 15 and 16: 议栈主要负责处理高数位
Page 17 and 18: 作者:Francisco Fons Francisco Fon
Page 19 and 20: 实现彼此高度独立。这种
Page 21: 只采用一个单核处理
Page 24 and 25: 汽车应用领域的出色
Page 26 and 27: 汽车应用领域的出色
Page 28 and 29: 原型设计领域的出色表现
Page 30 and 31: 原型设计领域的出色表现 3
Page 32 and 33: 手把手课堂:FPGA 101 数字滤
Page 34 and 35: 手把手课堂 : F P G A 1 0 1
Page 38 and 39: 手把手课堂:FPGA101 运用 FPGA
Page 44 and 45: 手把手课堂:FPGA 101 在嵌入
Page 48: 专家讲堂如何构建具有自
Page 51: 多客户培训课程中广为使
Page 55 and 56: 的电感通常会在不增加开
Page 57: 欢迎各位作出反馈讯息和

第43 期 - Xilinx

Create successful ePaper yourself

Delete template?

Save as template?