Untitled - MRTC

Intern realtidskommunikation i framtida Svenska satelliter sid 41
Martin Normark
Figur 7.8 Vid tiden 11100 ns går noden in i sitt lågprio-område
• Vid urklippets början (10250 ns) har CAN-kärnan redan beordrats att sända iväg ett meddelande
(jfr Fig 7.8 ovan). Noden var då i sitt högprio-område och befinner sig i state ”0010” –”
Sending_or_Receiving ” och väntar på besked från CAN-kärnan som skall tillkännage huruvida
arbitreringen vunnits eller förlorats.
• Vid tiden 10600 ns meddelar CAN-kärnan genom att sätta signalen ”tx-complete” hög att
arbitreringen vunnits samt att meddelandet är sänt.
• CAN-Shellet byter state till ”0100” –”Counter_addition” där räknarens (”counter”) värde räknas
upp (jfr EDF-algoritm kap 7.2) med initialvärdets (”PRIO”). Räknarens nya värde blir därför
0001010b + 01100b = 0010110b.
• Vid tiden 11100 ns leder detta till att att ”ID_bit_28” går hög och noden går in i sitt lågprioområde.
• Detta bekräftas vid tiden 11150 ns genom att ”send_identifier” ändras till ”0000011…”.
• Därefter är CAN-Shellet redo att sända ett nytt meddelande.
Även Test 5.1 får därmed betraktas som godkänt.
7.7 Produktion av Testhårdvara implementerat i en FPGA
Vid produktion av FPGA måste VHDL-koden koden syntiseras till nätlistor, nätlistorna sättas ihop
(merge), en chipdesign skapas och integreras med en beskrivning av FPGA´ns fysiska pinnplaceringar
och slutligen brännas ned i en tom FPGA.
Syntetisering:
När VHDL-koden är testad och befunnits kodkänd kan syntetisering av hårdvaran ske. Syntetisering
innebär att en koden kompileras och en nätlista över alla ledningar och grindar skapas. Till detta
används i detta projekt programmet Synplify 7.0.