i Ä°ÃÄ°NDEKÄ°LER Sayfa Ä°ÃÄ°NDEKÄ°LER ...

More documents

Recommendations

Info

6 2.1.3. FLIP-FLOP VE LATCH PARAMETRELERİ 2.1.3.1. KURMA VE TUTMA ZAMANLARI ( Set-up, Hold Time ) 2.1.3.1.1. Kurma Zamanı (set-up time, ts) : Flip-floplar girişlerdeki tetikleme sinyalinin durumuna göre çıkış değerini değiştirirler. Flip-flop girişlerindeki tetikleme sinyalinin flip-flop çıkışını (Q,Q’) değiştirmesi için geçen zamana kurma zamanı denir. Devreler dizayn edilirken izin verilebilen minimum kurma zamanı belirlenmelidir. Eğer bu zaman gereksinimi sağlanmazsa, devre tetikleme sinyalinin durum değişikliklerine güvenli tepki vermeye bilir. 2.1.3.1.2. Tutma Zamanı (hold time, th) : Tetikleme sinyalinin senkronize girişlerdeki durum değişikliğini hissedebilmesi için gerekli zaman aralığıdır. Devre tasarımcıları tarafından minimum sınırı belirlenen bu zamanın sağlanmaması durumunda flip-flop güvenli olarak tetiklenemez. Şekil 2.1. FF Kontrol Girişleri İçin Kurma-Tutma Zamanları Tetiklemeli flip-flop un tetikleme sinyaline düzgün tepki verebilmesi için, senkronize girişlerin belirli bir süre değişmeden durması gerekir (Kurma ve tutma zamanlarından dolayı). Bu süre, tetikleme sinyalinin durum değiştirmesinden önce ‘ts’ kadar, durum değişikliğinden sonra ‘th’ kadar olmalıdır. Senkron sistemlerde çok önemli olan bu zamanların ölçümünde, durum değişikliklerinin %50 seviyesi referans olarak alınır.
7 2.1.3.1.3. Yayılım Gecikmesi (Propagation Detay-tpd ) ve Yayılım hızı ( Propagation Speed ) Dijital devrenin veya lojik kapının girişindeki değişme ile buna bağlı olarak çıkışta meydana gelecek değişme arasındaki zaman farkına ‘yayılma gecikmesi’ adı verilir ve nanosaniye (nsn) cinsinden ifade edilir. Yayılım hızı ise yapılan işlemin hızını belirtir ve MHz cinsinden ifade edilir. Şekil 2.2. Lojik entegrelerde meydana gelen yayılım gecikmesi tpHL → 1’ den 0’a geçerken harcanan zaman, tpLH → 0’dan 1’e geçerken harcanan zaman, tpd → iki değerin (tphl ve tplh ) ortalaması. Genelde tpHL ve tpLH değerleri yükleme durumlarına baglı olarak değişebilir ve aynı değerlerinde olmayabilir. Aynı değerde olmaması durumunda , iki değerin aritmetik ortalaması alınır. 2.1.3.1.4. CLOCK SKEW İdeal clock sinyalinin yükselme ve düşme zamanları minimum olmalıdır ve gecikmesi sıfır olmalıdır. Gerçek uygulamalarda clock sinyalinin gecikmesi sıfır değildir. Bir sayısal devrede clock sinyalinin devre elemanları olan çiplere ulaşmasındaki zaman farklılığına clock skew denir. Bir başka değişle devrede tek bir clock sinyali olmasına rağmen her bir devre elemanının clock sinyali diğerine göre faz farklıdır. Aşağıdaki şekilde ardışıl kaydediciler görülmektedir. Şekil 2.3 deki bütün kaydedicilere aynı clock sinyali uygulanmıştır ama her bir kaydediciye ulaşan clock sinyali birbirinden farklıdır (Nedovic, N., 2003)
Page 1 and 2: i İÇİNDEKİLER Sayfa İÇİNDEK
Page 3 and 4: iii ÖZET BULANIK MANTIL İLE LATCH
Page 5 and 6: v ÖNSÖZ VE TEŞEKKÜR Çalışmam
Page 7 and 8: vii Sayfa Şekil 2.37. Bulanık Den
Page 9 and 10: 1 1. GİRİŞ 1.1. GENEL Elektronik
Page 11 and 12: 3 2. MATERYAL VE YÖNTEM 2.1. MATER
Page 13: 5 Register ( Kaydedici ) tasarımı
Page 17 and 18: 9 Şekil 2.5. Ring osilatörü kull
Page 19 and 20: 11 2.1.4. SAYISAL ENTEGRE TERMİNOL
Page 21 and 22: 13 2.1.5. TAMAMLAYICI MOS LOJİK (C
Page 23 and 24: 15 yükselme, düşme zamanları ih
Page 25 and 26: 17 zamanda ortalama güç harcamas
Page 27 and 28: 19 2.1.6. LATCH Latch ve Flip-Flop
Page 29 and 30: 21 Şekil 2.13 de görüldüğü gi
Page 31 and 32: 23 Bu eşitlik geçici durum sabite
Page 33 and 34: 25 Bu periot süresince çıkış g
Page 35 and 36: 27 Çizelge 2.2. PMOS transistorlar
Page 37 and 38: 29 SR Latch devresinin transient an
Page 39 and 40: 31 V 16 gerilim değeri düşmekted
Page 41 and 42: 33 ile birlikte gerilim değerinin
Page 43 and 44: 35 Şekil 2.24. a) Yükselme Zaman
Page 45 and 46: 37 Kararkteristik dalga şekli nere
Page 47 and 48: 39 LİNEER HALE GETİRİLMİŞ MOSF
Page 49 and 50: 41 T = 0.73T − 0. 05T ………(1
Page 51 and 52: 43 5.0V 2.5V 0V 0s 4ns 8ns 12ns 16n
Page 53 and 54: 45 Yükselme Zamanı Gecikmesi, ns
Page 55 and 56: 47 kaynaklarının, olayların ince
Page 57 and 58: 49 Genel olarak küme üyelerinin d
Page 59 and 60: 51 Şekil 2.36. Bulanık Kümeler,
Page 61 and 62: 53 2.2.5.2. BULANIK ÇIKARIM ( BULA
Page 63 and 64: 55 3. ARAŞTIRMA VE BULGULAR 3.1. Y
Page 65 and 66:
57 Şekil 3.4. Yayılım Gecikmesin
Page 67 and 68:
59 Matlab Fuzzy Logic ToolBox ında
Page 69 and 70:
61 Şekil 3.9. deki devrenin simila
Page 71 and 72:
63 Çizelge 2.4. Yüke Bağlı Olar
Page 73 and 74:
65 YÜk İnvertörü WpL=8, WnL=4*
Page 75 and 76:
67 YÜk İnvertörü WpL=14, WnL=7*
Page 77 and 78:
69 YÜk İnvertörü WpL=22, WnL=11
Page 79 and 80:
71 YÜk İnvertörü WpL=28, WnL=14
Page 81 and 82:
73 Çizelge 2.5. Yük ve 1. İnvert
Page 83 and 84:
75 Yayılım Gecikmesi (ns) 0,12 0,
Page 85 and 86:
77 Yayılım Gecikmesi (ns) 0,14 0,
Page 87 and 88:
79 artması; 1. ve 2. invertörün
Page 89 and 90:
81 4. SONUÇ VE DEĞERLENDİRME 4.1
Page 91 and 92:
83 Şekil 4.3. Kurallar Kuralların
Page 93 and 94:
85 Şekil 4.5. Giriş Değişkenler
Page 95 and 96:
87 KAYNAKLAR Kang, S.M, Leblebici,
Page 97 and 98:
89 +K3B = 7.915875 W0 = 1E-6 NLX =
show all

i Ä°ÃÄ°NDEKÄ°LER Sayfa Ä°ÃÄ°NDEKÄ°LER ...

You also want an ePaper? Increase the reach of your titles

Delete template?

Save as template?

i Ä°ÃÄ°NDEKÄ°LER Sayfa Ä°ÃÄ°NDEKÄ°LER ...