i İÇİNDEKİLER Sayfa İÇİNDEKİLER ...

8
Şekil 2.3 Ardışıl kaydediciler.
Şekil 2.3 deki devrenin clock sinyalleri aşağıdaki şekil 2.4 de gösterildiği gibi olur.
Şekil 2.4 Kaydedicilere ulaşan clock sinyallerinin şekli
Flip-flop girişlerinin set-up ( kurma süresi ) ve hold time ( tutma süresi ) değerlerini
karşılaması sağlanmalıdır ve bu önemli bir dizayn problemidir. Yayılım
Gecikmesinin ( Propagation Delay ) önemli olduğu hesaplamalarda clock skew ihmal
edilemez.
Bilgisayar sistemlerinde clock skew için makine saykılının %10’ una kadar izin
verilir. VLSI chip dizaynında da bu değeri sağlamak önemli bir problemdir.
Chiplerde clock sinyali üreteci olarak ring osilatör kullanmak en basit tekniktir.
Böyle bir osilatör devresi şekil 2.5 de görülmektedir.