Eine Einführung in die Schaltungsent- wicklung mit VHDL

INTERSTAATLICHE HOCHSCHULE
FÜR TECHNIK BUCHS NTB
Einführung in VHDL
Bei den Aufzählungstypen müssen alle einzelnen zulässigen
Elemente dieses Typs explizit aufführt werden
Für die Modellierung digitaler Hardware genügt der
Typ BIT nicht. BIT kann für abstrakte Modelle verwendet
werden, wo die elektrischen Details keine Rolle
spielen.
Im Package std_logic_1164, das sich in der
Bibliothek IEEE befindet, wird ein Typ
std_logic definiert. Er hat die folgenden 9 definierten
Zustände:
0 logische 0
1 logische 1
L
schwach auf 0 gehalten
H
schwach auf 1 gehalten
U
nicht initialisiert
W
schwach, zu unbestimmt
X
nicht bestimmbar
Z
hochohmig
- don’t care
std_logic_vector ist entsprechend ein Vektor
aus einzelnen Bits, wobei jedes dieser Bits jeden
beliebigen für std_logic definierten Zustand annehmen
kann.
Zum Beispiel könnte ein Steuersignal für eine ALU
die Werte add, sub, mul und div annehmen.
TYPE alu_function IS (add, sub,
mul, div);
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
ENTITY test IS
PORT(
a, b : IN std_logic;
bus : OUT std_logic_vector
(7 DOWNTO 0)
);
END ENTITY test;
4.2 Komplexe Typen (composite)
Komplexe Datentypen bestehen aus Werten, die mehrere
Elemente beinhalten. Es gibt Arrays und Records.
4.2.1 Arrays
Arrays sind eine Sammlung von durchnummerierten
Elemente des gleichen Typs
Zu den skalaren Typen sind bereits einige Arraytypen
vordefiniert, insbesondere zu den Typen BIT und
STD_LOGIC. Sie tragen den Zusatz _VECTOR
Benötigt man z.B. einen 4 Bit breiten Datenbus zur
Verknüpfung logischer Komponenten, so könnte man
einen entsprechenden Typ wie folgt deklarieren:
TYPE bus IS ARRAY (0 TO 3) OF BIT;
TYPE bus IS BIT_VECTOR (0 TO 3);
TYPE next_bus IS STD_LOGIC_VECTOR (0 TO 3);
Bei der Angabe ganzer Bereiche ist die Laufrichtung
der Index’ wichtig. Bereiche können aufwärts mit TO
und abwärts mit DOWNTO angegeben werden.
Bei den Array-Zuweisungen gibt es sehr viele Möglichkeiten.
- 4-bit String-Zuweisung c