Eine Einführung in die Schaltungsent- wicklung mit VHDL

INTERSTAATLICHE HOCHSCHULE
FÜR TECHNIK BUCHS NTB
Einführung in VHDL
7.4 Variablen
In einem sequentiellen Code müssen Zuweisungen
einer Zeile sehr oft in der nächsten Zeile schon zur
Verfügung stehen, da es keine Iterationen gibt. Der
Einsatz von Signalen ist hier also nicht immer sinnvoll.
Daher bietet VHDL mit den Variablen eine weitere
Objektklasse, der sofort ohne Zeitfaktor ein neuer
Wert zugewiesen werden kann. Durch diese Eigenschaft
sind Variablen speziell für die Verwendung
in sequentiellem Code geeignet.
Variablen werden bei jedem Prozess-Aufruf neu „geboren“,
und gelten nur bis zum Ende der Prozessbearbeitung.
Sie existieren nicht ausserhalb eines Prozesses
und können deshalb z.B. auch nicht in der
Declarative Region einer Architektur definiert werden.
Variablen sollten nur für Zwischenresultate
verwendet werden. Den
Wert einer Variablen aus einem
Prozess-Durchgang im nächsten
Durchgang wieder weiter zu verwenden
(z.B. für einen Zähler) ist eine sehr schlechte
Praxis, weil man dabei riskiert dass ein Latch implementiert
wird. Das führt dann zu dramatisch unterschiedlichen
Resultaten zwischen Simulation und
dem Timing in Hardware! Die Folge ist eine schlechte
Performanz der Schaltung.
one_bit_add : PROCESS (a,b,c_in)
VARIABLE sig : std_logic;
BEGIN
sig := a XOR b;
sum