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Einleitung
1 Einleitung
1.1 Bedeutung und Anforderung an das Planarisieren bei der Herstellung
hochentwickelter integrierter Schaltkreise
Der Herstellungsprozess für hochentwickelte integrierte Schaltkreise geht von einer
monokristallinen Siliziumscheibe, dem so genannten „Wafer“, aus. Im Verlauf der
Herstellung werden auf diese Siliziumscheibe mehrere, zum Teil strukturierte Schichten
aufgebracht, wobei diese lagegenau übereinander anzuordnen sind (Widmann et al., 1996).
Ohne einebnende Maßnahmen zwischen den einzelnen Beschichtungsschritten kommt es zu
einer ausgeprägten Topografie mit steilen Stufen (Abbildung 1.1). Diese können zu
ungewollten Kontakten oder Unterbrechungen führen. Das Endprodukt ist möglicherweise
defekt, es funktioniert entweder gar nicht oder mit nur eingeschränkter Zuverlässigkeit.
(a)
(b)
Abbildung 1.1: Bedeutung des Planarisierens für die Herstellung hochentwickelter
integrierter Schaltkreise am Beispiel ohne (a) und mit (b) chemisch-mechanischer Politur
(Bartha et al., 2010).
Vor allem die Prozessschritte Ätzung und Lithographie sind auf planare Oberflächen
angewiesen (Rzehak, 2007). Damit diese Prozessschritte zu befriedigenden Ergebnissen
führen, muss die Topografie auf dem Wafer zuvor eingeebnet werden. Das chemischmechanische
Polieren (CMP) hat sich seit einigen Jahren zum Standardprozess für die
Planarisierung von Halbleiterprodukten entwickelt. Im Vergleich zu anderen
Planarisierungsverfahren, wie beispielsweise der Spin-On-Glas-Technik oder dem Reflow-
Rückätzverfahren, kann mittels CMP eine bessere Planarität bei geringerem Zeitaufwand
erreicht werden (Hilleringmann, 2008).
Auf Grund der fortschreitenden Miniaturisierung der mikroelektronischen Bauteile muss sich
die Dichte der Verknüpfungen erhöhen, indem die Linienbreiten reduziert werden und die
Anzahl der Schichten zunimmt. Die Strukturierung erfolgt deshalb bereits im
Nanometerbereich. Von Seiten der Mikroelektronik sind zusätzlich Parameter wie die
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