Logikfamilien

DST SS2003 - Logikfamilien 

Logikfamilien 

P. Fischer, TI, Uni Mannheim, Seite 1


Unterschiede in Logikfamilien 

� Technologische Möglichkeiten (Diode, Bipolartransistoren, reine NMOS, CMOS) 

� Versorgungsspannung 

� Flächenbedarf pro Gatter 

� Geschwindigkeit vs. Leistungsaufnahme ('Power-Delay-Product') 

� Single – Ended (TTL, CMOS) vs. Differentielle Logik (ECL) 

� Statische / Dynamische Logik 

� Robustheit (Störabstand,..) 

� 'Low noise', d.h. geringere Erzeugung von Störungen 

� Wir betrachten hier: - NMOS / wired-OR 

- Dynamische CMOS Logik 

- CMOS 

- CMOS Pass-Gate Logik 

- Differentielle CML 

- ECL 

- TTL 



NMOS Logik 



Last-Inverter 

� Ein NMOS Transistor (wegen K n >K p !) steuert eine 'passive' Last an 

� Der NMOS macht die fallende Flanke, die Last die steigende Flanke 

Vor/Nachteile: 

− Statischer Stromverbrauch (bei Null am Ausgang) 

− Ausgangs-Niveau der Null ist nicht ganz Masse, Schwelle ist niedrig ⇒ Störabstand gering 

− Asymmetrische Flanken 

+ Kleine Eingangskapazität (nur NMOS) 

+ Logikfunktionen einfach (⇒ NMOS Logik, pseudo-NMOS) 

+ Wenige Transistoren (N+1) 

− Applets: http://smile.unibw-hamburg.de/Schaltungstechnik/Verstaerker1.htm 

http://smile.unibw-hamburg.de/Schaltungstechnik/Verstaerker2.htm 


Querstrom 

VDD/R 

Kennlinie 

des Lastwiderstands 


Signalpegel des Inverters mit resistiver Last 

VDD 

V out 

V out(V in=VDD) 

V TN 

VDD 

VDD 

V in 

Ausgangskennlinie des 

NMOS für V in = VDD 

V in < VDD 

V in = V TN 

Ausgangsspannung 


Querstrom 

Widerstand 

NMOS enh. 

PMOS, 

NMOS depl. 


Signalpegel verschiedener Lastinverter 

Ausgangspegel V OH ist (dynamisch) 

nicht VDD!) 

VDD 

Ausgangskennlinie des 

NMOS für V in = VDD 

Ausgangsspannung 



Berechnung V OL 

� Berechnung der Low-Ausgangsspannung aus der Ausgangskennlinie von NMOS und Last 

I quer 

V OL 

� NMOS ist im linearen Bereich, PMOS in Sättigung 

� Mit V T = V TN = |V TP |: 

NMOS 

PMOS 

VDD V out 

I NMOS = k N [(V DD – V T) V OL – ½ V OL 2 ] = ½ kP (V DD – V T) 2 = I PMOS 

� k p muß viel kleiner als k n sein !!! 

� Das low-level hängt stark von V DD ab – schlecht! 

V OL = (V DD-V T) [1 – 1 – k P/k N] 



P-Last Logik ('pseudo – NMOS') 

� Die Logische Funktion wird durch ein NMOS Netzwerk erzeugt, eine P-Last zieht nach VDD 

- Das aktive NMOS Netzwerk ist wegen K N > K P vorteilhaft (Mobilität der Elektronen!) 

� Der PMOS wirkt (fast) als Stromquelle 

- Besser ist es, die Gatespannung aus einem Referenzstrom zu erzeugen. Man benötigt dann eine Biasspannung 

- Bei V Gate = GND hängt der Strom stark von VDD ab – schlecht, aber häufig benutzt (kein Bias benötigt) 

GND / bias 

Eingänge 

VDD 

NMOS 

Pulldown 

Netz 

Out 

nand2 nor2 !((a+b)·c) 

c 

a b 


d 

c 

b 

a 

nand4 

out 


Pseudo-NMOS NAND4 Gatter 

VDD 

a b c d 

GND 

out 

n + -Kontakt 

N-Wanne 


Vorteile 

� Erfordert nur N+1 Transistoren (N NMOS, 1 PMOS) 

� Topologie sehr einfach 

� Eingangskapazität klein 

� Gut geeignet z.B. für Decoder 

Nachteile 


Pseudo-NMOS Logik 

� Statischer Stromverbrauch, wenn Ausgang auf Null ist 

� Abfall- und Anstiegszeiten u.U. stark asymmetrisch 

� Kleiner unterer Störabstand: V IL ~ V TN , V OL > 0 

� Dimensionierung des PMOS ist kritisch ('ratioed logic'): 

- Er darf nicht zu groß sein, damit die NMOS den Ausgang noch gegen 'Null' (i.e. unter V IL ) ziehen können 

- Er darf nicht zu klein sein, weil t pLH dann zu groß wird 

Anwendungen 

� Open-Drain Ausgang. Mehrere Ausgänge können verbunden werden. 

Mit einer Last ergibt sich eine ODER-Verknüpfung 'Wired-OR' 

(eigentlich NOR oder NAND...) 

wired-OR 

� Die Last kann an eine andere Spannung angeschlossen werden als VDD: 

- Level-Shifter 

- Gunning Transceiver Logik (GTL) mit niedriger Abschlußspannung IC1 IC2 



Ausblick: Pseudo NMOS mit Adaptiver Last 

� M1 wird aktiv eingeschaltet, wenn die Logik benötigt wird 

� Im 'stand-by'- Modus sorgt ein schwacher M2 (kleines W/L) für statische High-Levels 

enable M1 M2 

A B C 

nor4 

Out 


Dynamische Logik 



I 1 

I 2 

I N 

φ 

φ 


Dynamische Logik mit 'Precharge' 

NMOS 

Pulldown 

Netz 

Q 

2 Phasen: 

Precharge (f=0): 

Ausgang wird auf 1 vorgeladen 

Evaluation(f=1): 

Ausgang geht auf 0, falls pulldown aktiv. 

Nur EIN Übergang nach 0 ist möglich. 

Dieser MNOS unterbindet 

einen Querstrom während 

der Precharge-Phase 

Ähnlich: Komplementäre Schaltung mit PMOS pullup-Netz. 



Beispiel Dynamische Logik 

a 

b 

φ 

φ 

Q 

c 

Q = !(ab+c) 


φ 

c 

b 

a 

φ 


Layout eines dynamischen NAND3 Gatters 

Q 

c 

b 

a 

VDD 

phi 

GND 

out 

Sehr kleine 

Kapazität 

Größere 

Kapazität 


Vorteile: 

� Nur N+2 Transistoren 

� Sehr einfache Layouts 


Dynamische Logik 

� Ratio-Less: Die Größe der Transistoren ist (relativ) unkritisch 

� Kein statischer Stromverbrauch 

� Schnelle Evaluation, da nur NMOS Kapazitäten 

� Full swing Logik 

Nachteile: 

� Kleiner unterer Störabstand (~V TN ) 

� Benötigt Taktsignal 

� Nicht kaskadierbar.... 


Ausblick: Das Problem der 'Charge redistribution' 

� Die Ausgangsspannung kann unerwünscht einbrechen, wenn ein entladener parasitärer Kondensator (hier 

zwischen MN2 und MN3) mit dem Ausgang verbunden wird. 

� Dies kann passieren, obwohl der Ausgang auf high bleiben sollte (Beispiel NAND, Eingang inlo ist 0) 

V 

V 

V 

MP 

phi 

MN3 

inhi 

inlo 

MN2 

MN1 

out 


0 

V 

V0 

3V 


φ 

1 

φ 

Problem: Kaskadieren von N-Typ Precharge Gates 

Q 1 

� Direktes Kaskadieren von N-Typ precharge Gattern funktioniert NICHT, weil die Einsen in den vorderen 

Gattern (nach dem Precharge) die hinteren Gatter umschalten. Diese können dann nicht mehr den 

korrekten Wert annehmen, da pro precharge Phase nur EIN 1-0 Übergang möglich ist. 

� Lösungen: Inverter einfügen, N- und P- Stufen abwechseln 


φ 

Q 2 

1 1 

φ 

φ 

Q 1 

Q 2 

Eingang = 1! 

Q 1 = 1! 

Q 2 müßte jetzt wieder auf 1 springen 

(Eingang des Gatters = 0), das geht 

in der dynamischen Logik aber nicht! 



CMOS 


� Im CMOS Inverter 'wird die Last abgeschaltet' 


Der CMOS Inverter 

� Die Struktur ist symmetrisch (bis auf die unterschiedlichen K und V t von NMOS/PMOS) 

� Der NMOS ist für den Signalabfall verantwortlich, der PMOS für den Anstieg 

Vorteile von CMOS Logik: + Kein statischer Stromverbrauch 

+ '0' = Masse, '1' = VDD. Störabstand hoch 

+ robust 

� Schaltbild zur Simulation der nachfolgenden Seite: 

PARAMETERS: 

Voff = 1 

{Voff} 

in 

V1 

MP 

MN 

0 

I 

I 

Vout 

3V 

V2 

3V 



CMOS Inverter Transferkennlinie 

� Entstehung der Transferkennlinie: 

- Für jede Eingangsspannung werden die Ausgangskennlinien des NMOS und des PMOS gezeichnet. 

- Der Ausgang nimmt die Spannung am Schnittpunkt an (I D,N = I D,P ). 

� Simulation mit VDD=3V, (W/L) N = (W/L) P = 0.8µm/0.25µm, V in = 0..3V in Schritten von 0.5V 

V in = 0.0V 

V in = 0.5V 

V in = 1.0V 

V in = 1.5V 

V in = 2.0V 

V in = 3.0V 

2.5V 

V in = 3.0V 

V in = 2.5V 

V in = 2.0V 

V in = 1.5V 

V in = 1.0V 

V in = 0.0V 0.5V 



CMOS Inverter Transferkennlinie 

� Details in der Schaltregion: Eingang 1.0V...2.0V in Schritten von 0.2 V 

1.8V 

2.0V 

1.6V 

1.4V 

Schwelle 

~ 1.3V 

1.2V 

1.0V 



Test: Transfer Charakteristik (DC sweep) 

W P = 0.8µm, 

Schwelle 

~ 1.3V wie 

vorher W P = 1.6µm 

W N = 0.8µm 

W P = 2.4µm 



Bereiche in der Transferkennlinie 

NMOS off 

PMOS lin 

� Schwellen etwa da, wo Steigungen = -1 sind. 

V IL 

NMOS sat 

PMOS lin 

NMOS sat 

PMOS sat 

NMOS lin 

PMOS sat 

Vin=Vout 

NMOS lin 

PMOS off 

� Beachte: Dies gilt für einen 'statischen' DC-Sweep. Beim dynamischen Schalten sind die Transistoren 

schneller im linearen Bereich, weil die Gatespannung dann VDD bzw. 0 ist. 

V IH 



Transientenanalyse 

� Simulation eines Inverters (Modelle 'nmos_simple' und 'pmos_simple' mit V T je 1V) mit 100fF Last. 

� V dsat = V GS – V T = 3V – 1V = 2V 

NMOS kommt etwa hier in 

den linearen Bereich. Die 

Entladung ist daher nicht 

mehr linear, sondern eher 

exponentiell (RC) 


� Unter Vernachlässigung des Ausgangswiderstands kann man die Schwellenspannung V M abschätzen: 

Es muß gelten: I PMOS = I NMOS 


r( 

VDD − 

K N (W/L) N (V M -V TN ) 2 = K P (W/L) P (VDD-V M -|V TP |) 2 

� Für V TN = |V TP | wird die Forderung V M = VDD/2 durch r=1 erfüllt, d.h. 

K N (W/L) N = K P (W/L) P 

� Da normalerweise K N = 2...3 K P folgt für eine Schwelle auf halber Versorgung: 

(W/L) P = 2...3 x (W/L) N 

� In DSM hängt der Drainstrom nicht mehr quadratisch, sondern fast linear von der Gatespannung ab. 

Am Ergebnis ändert das nichts! 

Berechnung der Schwelle 

V 

1 

+ r 

) 

+ 

V 

mit 

TP TN 

βP 

VM = = βN 

� Die Schwelle hängt recht unkritisch von k ab. Wichtigeres Kriterium für k sind Anstiegs- und Abfallzeiten. 

r 

mit 

β 

= 

K 

W 

L 


� Hiermit ist meist Durchlaufzeit gemeint. 


Geschwindigkeit 

� Durchlaufzeit (t PLH , T PHL ) entsteht durch die endliche Anstiegszeit des Ausgangssignals. 

� Wird durch eine Last die Anstiegszeit langsamer, so wird effektiv die Durchlaufzeit länger. 

Geschwindigkeit wird bestimmt durch: 

� Die Kapazität, die umgeladen werden muß. Die wichtigsten sind 

- Drain-Gate Überlapp (Drain-Bulk und Drain-Gate sind klein, da MOS meist in Sättigung oder aus) 

- Drain-Dioden Sperrschichtkapazitäten 

- Leitungskapazitäten 

- Eingangskapazität der nächsten Stufe (Gate-Kapazitäten) 

� Die Transistorparameter von K, der Schwelle und dem W/L der Transistoren 

� Die Versorgungsspannung (Höhere Versorgung ⇒ mehr Strom, aber auch höherer Hub) 

� Die Anstiegszeit des Eingangssignals 

Faustregel: 

� Wenn die Lastkapazitäten dominieren (Leitungen und C in der nächsten Stufen, also z.B. bei hohem 

Fan-Out) braucht man große Transistoren ('Treiber', 'buffer') 

� Ist die Last klein, so genügen kleine Transistoren 

Merke: Minimale Gate Verzögerung für 0.25µm-0.35µm Technologien ist etwa 50-100 ps 



Geschwindigkeit 

� Näherungsweise Berechnung: 

- Lastkapazität wird konstant angenommen (Real: Diodenkapazitäten sind spannungsabhängig) 

- Als Entladestrom wird der Sättigungsstrom genommen (Real: Strom nimmt ab, wenn MOS aus Sättigung kommt) 

- Quadratisches Modell wird angenommen (nicht mehr gültig in DSM. Transistoren liefern dort weniger Strom) 

- Ausgangswiderstand wird vernachlässigt (das ist hier ein kleiner Fehler) 

� I = (K/2)(W/L) (VDD-V TN ) 2 

� Linearer Abfall: ΔU / Δt = I / C L . 

� ΔU = VDD /2 

� t pHL = C L x ΔU / I = 

� Für V TN

� PSPICE mit nmos25, pmos25. 


Transientensimulation 

� Externe Last von C L = 100fF ... 400 fF 

� Man erkennt den linearen Anstieg der Verzögerung mit der Lastkapazität 


1. Dynamischer Anteil zum Auf- und Entladen von Last- und parasitären Kapazitäten 

Die Ladung auf der Lastkapazität C L ist Q = VDD x C L . Mittlerer Strom bei Frequenz f: I = f x Q. 

Die mittlere Leistung ist daher 


P = I x VDD = f x VDD 2 x C l 

Während des Ladens wird ½ x C x VDD 2 im PMOS dissipiert, beim Entladen der Rest im NMOS. 

Dieser Anteil hängt nicht von den Transistoreigenschaften ab. 

⇒ Lastkapazität reduzieren 

⇒ Versorgungsspannung reduzieren 

⇒ Betriebsfrequenz reduzieren 

Leistungsverbrauch (1) 

� Ist bei Hochleistungs-ICs eines der dominierenden Probleme 

� Setzt sich aus mehreren Anteilen zusammen: 

Leistung 

[W] 

Angabe im Datenblatt 

z.B. in µW / MHz 

VDD = 3V 

VDD = 2V 

Frequenz 

[Hz] 



Leistungsverbrauch (2) 

2. Dynamischer Kurzschlußstrom zwischen VDD und Masse während des Schaltens 

Man findet (mit β = β N = β P und V T = V TN = V TP ) 

P = (β/12)(VDD-2V T ) 3 (τ/T) 

mit τ = Anstiegszeit, T = Periode 

⇒ Anstiegszeiten der Signale müssen kurz sein. (Selbst für Signale mit niedriger Frequenz!) 

2. Leckströme der Drain- und Sourcedioden. Hängt von deren Größe ab. P = VDD x I leak 

3. Leckstrom durch den Kanal (Subthreshold-Leakage, besonders bei niedrigen V T in DSM Prozessen) 

� Der Leistungsverbrauch eines Chips kann auch durch das Schaltungsdesign reduziert werden: 

- Weniger, optimierte Logik 

- Anzahl der Flanken (Pegelwechsel) reduzieren (Gray Code Zähler statt Binärzähler etc.) 

- Unbenutzte Teile abschalten 

- Parallelisieren, ... 



Pass Gate Logik 



Pass-Transistor Logik 

� Ein- und Ausgänge werden durch Schalter verbunden. Diese implementieren die logische Funktion. 

� Funktion ist nicht-inverierend. 

� Beispiel: Multiplexer 

A 0 

A 1 

Sel 

!Sel 

Q 



Pass-Transistor Logik: Nur NMOS Schalter ? 

� Gleiches Problem wie bei CMOS: 

NMOS Transistoren machen 'gute' Nullen, aber 'schlechte' Einsen. 

� Genauer: 

Problem: 

VDD 

VDD 

Spannung hier steigt nur 

auf VDD – k x VTN 

(k durch Substrateffekt) 

� Statischer Stromverbrauch, Verlust an Störabstand 

� Daher: NMOS und PMOS parallel schalten 

VDD 

Der PMOS ist nicht 

ganz abgeschaltet 



Pass Gate Logik 

� Elementarer Block: Transmission Gate aus PMOS und NMOS. Symbol wie ein Absperrhahn. 

IO 

� Beispiel Multiplexer 

En 

!En 

A 1 

A 0 

IO IO 

!Sel 

Sel 

Sel 

Q 

En 

!En 

Nur 4 Transistoren! 

IO 


A 3 

A 2 

A 1 

A 0 

Sel0 

!Sel0 

Sel0 

!Sel0 


Sel1 

!Sel1 

Sel1 

MUX4 

Sel0 12 Transistoren für 4 Bit ! 

� Achtung: Zu viele (>4) in Serie geschaltete Transmission Gates führen zu hohen RC-Verzögerungen! 

Q 

Sel1 

0 

0 

1 

1 

Sel0 

0 

1 

0 

1 

A 0 

A 1 

A 2 

A 3 

P. Fischer, TI, Uni Mannheim, Seite 36 

Q

A 

0 

0 

1 

1 


B 

0 

1 

0 

1 

A ⊕ B 

0 

1 

1 

0 

Beispiel XOR – Raffiniert! 

0 1 10 

0 1 

B A ⊕ B 

A 

Nur 6 Transistoren 

Wenn !A vorhanden ist: nur 4 Transistoren ! 

1 0 

01 

01 



Tristate Ausgänge 

� Soll eine von mehreren vereilten Signalquellen ausgewählt werden, so ist es bei verteilten Quellen 

vorteilhaft den Ausgang abschalten zu können ('high impedance', 'tristate', 'Z') 

� Mehrere Quellen können dann abwechselnd auf ein Netz treiben. 

� Man muß sicherstellen, daß kein Treiberkonflikt entsteht! 

en0 

en1 

en3 

en2 



Gated Inverter 

� Man kann bei gleicher Funktion das Layout vereinfachen: 

!Sel0 

Sel0 

!Sel0 

Sel0 

!Sel0 

� Die Schalttransistoren ('Sel') kommen nach 'innen' (nahe Ausgang), damit im abgeschalteten Zustand die 

kapazitive Last minimal ist. 

Sel0 



Tri-State Ausgang 

� Die zwei in Serie geschalteten MOS des Gated Inverters kann man verhindern (Ausgangsstrom!), indem 

man Logik vorschaltet. 

� Nicht-Invertierender Tri-State Buffer: 

en 

in 

en ⋅in 

en ⋅in 

out 

� Sehr wichtiger Ausgangs-Typ in Bus-Systemen! 

en=0 

out out 

in 

en=1 



Differentielle 

CMOS Logik 



Differenzielle Logik 

� Einige Logikfamilien erzeugen einen Ausgang Q und das Inverse !Q. 

� Sie benötigen neben den Eingängen I 1 ,...,I N meist auch die Inversen !I 1 ,...,!I N 

Vorteile: 

� Es werden viel weniger Logikfunktionen benötigt, da durch Vertauschen von Signalen die Negation 

erreicht wird. Für Fan-In = 2 werden nur 2 Gatter benötigt. Frage: Wieviele für Fan-In = 3? 

A 

!A 

B 

!B 

A • B 

Q 

!Q 

� Auch Funktionen mit Zustandsspeicherung sind sehr kompakt 

� Anstiegs- und Abfallzeit sind gleich. 

� Man kann mit kleinerem Signalhub arbeiten 

Nachteile: 

� Es müssen doppelt so viele Signale verlegt werden 

A 

!A 

B 

!B 

A • B 

� Die Leistungsaufnahme bei 'full swing' Signalen wird verdoppelt 

� Es werden mindestens 2N+2 Transistoren für ein Gatter mit einem FanIn von N benötigt 

Q 

!Q 

A 

!A 

B 

!B 

A + !B = !A • B 

Q 

!Q 



DCVS Logik 

� DCVSL = differential (dual) cascode voltage switch logic 

� Ein 'Latch' aus zwei PMOS Transistoren wird von zwei komplementären NMOS – pulldown Netzen 

umgeschaltet 

� Durch positives Feedback ist das Umschalten sehr schnell, auch wenn die Eingangssignale langsam sind 

out 

Eingänge 

Pulldown: 

F(i) 

Pulldown: 

!F(i) = F'(!i) 

(duales Netz) 

out 

Eingänge 



DCVS AND 

out out 

a 

b a b 

Pulldown: 

F = !(ab) 

Pulldown: 

!F = !!ab = !(!a+!b) 

� Dieses Gatter kann für jede Funktion von zwei Variablen verwendet werden, in der genau einer der vier 

möglichen Ausgangszustände ausgewählt wird. 


a ⊕ b 


DCVS XOR 

b b b 

a a 

a ⊕ b 

� Dieses Gatter kann für jede Funktion von zwei Variablen verwendet werden, in der genau zwei der vier 

möglichen Ausgangszustände ausgewählt werden. 

A 

0 

0 

1 

1 


B 

0 

1 

0 

1 

A ⊕ B 

0 

1 

1 

0

a+(bc) 

a 


DCVS Beispiel mit 3 Eingängen 

b 

a 

c b c 

a+(bc) 

F = a + (b ⋅c) 

F = a + (b ⋅c) 

= a⋅(b 

⋅c) 

= a⋅( 

b + c) 


Vorteile: 

� Statische Logik 

� kein DC-Stromverbrauch 

� Kleine Eingangskapazitäten 

� Schnelles Umschalten durch positive Rückkopplung 

� Volle CMOS Levels 


DCVS Logik 

� Weniger Gatter benötigt durch Verfügbarkeit der inversen Signale und durch komplexe Logikfunktionen 

Nachteile: 

� Mehr Transistoren 

� 'Ratioed Logik': PMOS darf nicht zu groß sein 

� Hoher Querstrom beim Umschalten. NMOS-Netz treibt 'gegen' den PMOS bis er umschaltet 

� Höherer Routing-Aufwand durch komplementäre Signale 

� Höherer dynamischer Leistungsverbrauch 

(Nicht so klar: Doppelt so viele Signale, aber kleinere Eingangskapazitäten) 

Ausblick: 

� Es gibt auch differentielle CMOS Logikfamilien, die einen kleinen Signalhub haben 

� Viele Vorteile, aber schwierigeres Design 

� Sehr ähnlich wie ECL, aber mit MOS Transistoren 

⇒ SPICE Simulation 



ECL 


Zentrales Element von ECL: das differentielle Paar 

� Strom im bipolaren Transistor I C ~ I S exp(U BE /U TH ). Rechung s. Tafel. 

� Ergebnis: 

� Mit α = 0.01 ergibt das nur 115 mV (unabhängig von I EE !) 

� Kleiner Signalhub & die bipolaren Transistoren kommen nie in Sättigung ⇒ schnell. 

� SPICE Simulation: 

0Vdc 

V1 

Q1 

I 

I 

Q2N2222 

1m 


C 

x 

1 e 

ΔU 

α 

= = α mit x = ⇒ V = V ± U ⋅ln 

x 

IL, 

IH ref Th 

1 + e 

U 

1 − α 

EE 

I 

Q2N2222 

I1 

Q2 

I EE =1mA 

I 

V2 

0 

5V 

Th 

99% bei 

115mV 



ECL 

� ECL = 'Emitter Coupled Logik' - sehr schnelle Logik mit bipolaren Transistoren 

� Ein differentielles Paar lenkt I EE in einen der beiden Lastwiderstände. 

� Meist sind Ausgang und Komplement verfügbar. 

� Signalhub: ΔU = I EE x R C « V CC : 'low swing' (bei ECL: ca. 800mV) 

V CC 

V out1 

Last 

des 

E-Folgers V TRM 

V in 

Lastwiderstände 

V CC 

R C 

Differenzielles 

Paar 

I EE 

V EE 

Stromquelle 

V Ref 

V CC 

V out 

Emitter-Folger zum 

Treiben der Leitungen 

und der nächsten Stufen 


V CC2 

0 V 

A B 

V EE 


OR/NOR Gate mit mehr Details 

~-1.3 V 

NOR OR 

Differentieller Verstärker Referenz Emitterfolger 

V CC2 

V TERM 

-5.2 V ~ -2 V 

0 V 

~-0.85 V 

~-1.75 V 


V CC2 

A B 

V EE 


ECL: Differenzverstärker und Emitterfolger 

(Großer) 'Pulldown'- 

Widerstand (~50kΩ) zieht 

offene Eingänge auf 'low' 

Spannungen V' hier: 

- V CC2 

- V CC2 -R C ×I EE 

Spannungen hier: 

- V' - V BE 

V ref muß zwischen 

V hi und V lo liegen 

'Schlechte' Stromquelle 

wird mit Widerstand 

(780Ω) implementiert 

Pulldown Widerstände z.B. 50Ω 

oder 100Ω zur Anpassung an die 

Leitungsimpedanz 

NOR OR 

V CC2 

V TERM 

V TERM meist > V EE zur 

Reduktion des 

Leistungsverbrauchs 



Erzeugung der Referenzspannung 

V REF ~ X - V BE 

V CC2 

V REF 

V EE 

GND 

907Ω 

4.98kΩ 

-5.2V 

Spannung X durch 

resistiven Teiler + 

Dioden festgelegt 

Dioden zur 

Temperaturkompensation 



Wired-OR in ECL 

� Mehrere Ausgänge können direkt verbunden werden. Sie bekommen nur einen Pulldown-Widerstand. 

� Diese 'Wired-OR' kostet keinerlei Resourcen und spart Leistung 

Gatter1 Gatter2 

A+B 

V CC2 

A+B+C+D 

V TERM 

V CC2 

C+D 



ECL Gatter 1967 

� Bipolar-Transistoren (und damit ECL) gab es lange vor CMOS ! 

B 

C 

E 

v 1 

A 

B 

v 2 

C 

n + 

n - 

v cc 

v 3 

R C1 

GROUND 

E 

n + 

p - 

R 

B 

p + 

R C2 

v bb 

v 02 

R E 

v 01 

R E 


C 

n +

Vorteile: 


Zusammenfassung ECL 

� Statische Logik 

� Sehr schnell (hohe Ströme, kleiner Hub, hohes g m der Bipolar-Transistoren), t p ~ 50ps 

� DC-Stromverbrauch (Konstantstrom!, keine 'Spikes' in der Versorgung) 

� Kurzschließen von Ausgängen ergibt eine ODER-Funktion ('Wired OR') 

Nachteile: 

� Hoher Stromverbrauch pro Gatter (100µA .. 1mA!) 

� V REF muß innerhalb des Signalhubs liegen. Absolutes Matching zwischen Chips nötig! Daher Signalhub in 

single ended ECL = 800mV » 115mV 

� NAND Gatter unvorteilhaft wegen gestapelter Transistoren, die in Sättigung geraten können 

� Benötigt separates VTT (kann durch äquivalenten Spannungsteiler zwischen V CC und V EE ersetzt werden) 

� Inzwischen von DSM CMOS 'eingeholt' 

Verbesserung Differentielles ECL: 

� Anstelle V REF wird ein zweiter Eingang benutzt. 

� Man hat dann alle Vor/Nachteile von komplementärer Logik 

� Differentieller Eingang hat relativ gute 'Common mode rejection' 

(Ausgang bleibt unverändert, wenn sich DC-Niveau beider Eingänge gleichzeitig ändert) 

PECL, LVPECL: 

� Zur besseren Integration in CMOS inzwischen auch ('Positive ECL') mit VEE=GND, VCC=5V/3V 



CMOS CML 


� CML = 'Current Mode Logik' 


CML 

� Gleiches Konzept wie Differential ECL aber ohne Emitter-Folger 

� Kann auch in CMOS implementiert werden 

� Der Strom wird im Schalterbaum nach links oder rechts gelenkt 

� Durch das Fehlen des Buffers können große Lastkapazitäten schlecht getrieben werden. 

� Problem ist der Last-'Widerstand': 

- Ausgangslevels müssen zum Eingang passen 

- Levels sollten nicht stark vom Strom Abhängen 

� Schalterbaum ist wie bei DCVS 

� Umschaltspannungen sind (in starker Inversion) 

höher als bei ECL, in schwacher Inversion vergleichbar. 

� Einer der Vorteile: 

Konstantstromoperation - keine Spikes auf Versorgung 

VDD VDD 

Lasten 

Q !Q 

Schalterbaum 


a ⊕ b 


CML XOR 

b b b 

a a 

a ⊕ b 


Q !Q 

!A A 

A 

!A !Q 


Inverter / Buffer 

Q 

CML LATCH 

Rückkopplung 

(wie bei CMOS) 

Q 

A 

1 0 1 0 

!A !Q 

0 1 0 1 

Latch (Speicherzelle) 

Q 

!Q 



TTL 



Vorläufer: Diode-Transistor-Logik (DTL) 

� Verwendung in früher (diskret aufgebauter) Logik 

� Beispiel NAND2-Gate: 

V CC 

Knoten wird auf '0.7V' 

gezogen, sobald mindestens 

einer der Eingänge 0V ist. 

Sonst ist er auf V CC -Potential 

– Strom des High-Levels wird durch Pullup-Widerstand limitiert 

– Low-Level ist nicht ganz GND (wie bei P-Last Logik) 

+ Ausgänge können verbunden werden und bilden so ein 'Wired-AND' 

� NOR Gate wird durch wired-AND gebildet: !(A+B) = !A ⋅ !B 

A 

Knoten ist (idealisiert) 

0V oder '0.7V' (wegen B-E-Diode) 

B 

GND 

v cc 

Q 

Ausgang ist 

V CC oder (fast) Masse 

Transistor ist 

'OFF' oder 'ON' 

Q 

B A 

NOR2 



Frühe Transistor-Transistor-Logik (TTL) 

� Eingangsstufe von DTL wird durch Transistoren ersetzt 

� Beispiel NAND2-Gate: 

C 

n + 

n - 

A B 

E 

n + 

E 

p- n + 

Knoten ist (idealisiert) 

0V (A oder B = GND) oder 

'0.7V' (BE-Diode von M3) 

� Die Ansteuerung des Transistor-Gates ist verbessert 

B 

p + 

� Die Low-Level am Eingang müssen sehr niedrig sein (V IL = 0.8V bei V CC = 5V)! 

� Strom des High-Levels immer noch durch Pullup-Widerstand limitiert. I L » I H 

� Ausgänge können verbunden werden und bilden so ein 'Wired-AND' 

V CC 

A 

B 

GND 

M3 

Q 



TTL mit Totem-Pole Ausgang 

� Ausgangsstufe wird durch zwei Transistoren ersetzt, die nach V CC oder Masse ziehen. Beispiel NAND2: 

A 

B 

V CC 

0V / 1.6V 

GND 

� High-Level wird mit Transistor erzeugt, 

der abgeschaltet werden kann. Daher niedrigerer Stromverbrauch 

� Kein 'Wired-AND' am Ausgang mehr möglich 

4kΩ 1.6kΩ 130Ω 

1kΩ 

V CC / 0.8V 

GND / 0.8V 

� NOR Gates etwas komplizierter 

� Verbesserungen: Schottky-Diode verhindern Sättigung der Transistoren ⇒ 74Sxx oder 74LSxx (low power) 

M3 

Q 

Diode verhindert 

Stromfluß in M3 

for Q=GND 

V CC -ε / 0V 

NOR2 


0Vdc 

in 

VIN 

Q1 

4k 

a 

Q2 

1k 


V 

1.6k 

⇒ SPICE Simulation 

c 

b 

V 

SPICE Simulation TTL Inverter 

V 

Q4 

Q3 

130 

out 

I 

V 

V2 

0 

5V 

V(b) = V(c) 



TTL Familien 

� Es gibt mehrerer verschiedene TTL Logikfamilien, die sich in der Geschwindigkeit, Leistungsaufnahme 

und der Treiberfähigkeit (Fan-Out) unterscheiden. 

� Grundidee bei den 'S' Familien ist der Einsatz von schnellen Schottky-Dioden (Metall-Si-Diode mit 

'Schwelle' von wenigen 100 mV), um die Sättigung der Bipolartransistoren (Kollektor wird wesentlich 

negativer als Basis, so daß die Basis-Kollektor Diode leitet) zu vermeiden: 

� Familien: 

- 74Sxx Schottky 

- 74LSxx Low Power Schottky 

- 74ASxx Advanced Schottky 

- 74ALSxx Advanced Low Power Schottky 

- 74Fxx Fast 

- .... 

¼ 7400 ¼ 74S00 ¼ 74LS00 

Dioden kappen 

negative 

EIngangssignale 



BiCMOS Logik 

� Durch die gleichzeitige Benutzung von Bipolar- und CMOS Transistoren auf einem Chip hat man mehr 

Möglichkeiten. 

� Meist werden die bipolaren Transistoren in Treiberstufen eingesetzt, um effizient hohe Kapazitäten 

umzuladen 

� In den meisten Technologien sind bipolare Transistoren jedoch nicht verfügbar... 



Vergleich einiger Logikfamilien 

� CPL = 'Complementary Pass Transistor Logik': Differentielle Pass-Transistor Logik mit NMOS Transistoren 

mit (technologisch) reduzierter Schwelle. 

� Vorteile der Dynamischen Logik werden durch Zeitbedarf für Precharge relativiert 


� Bipolare Logiken (TTL, ECL) auf dem Rückzug 

� Mit NMOS und PMOS mehrere Möglichkeiten: 

- CMOS 

- P-LAST-Logik 

- Pass-Gate-Logik 

- Dynamische Precharge Logik 

- Differentielle Logiken 

- andere... 

� Absoluter Mainstream (≥ 95%) ist CMOS 


Zusammenfassung 

� Andere Typen in Nischen (Decoder, Sensorik, 'handoptimierte' Blöcke wie Addierer oder Multiplizierer...) 

� Als diskrete ICs entstehen immer neue Familien mit feinen Unterschieden: 

- Versorgungsspannung 

- Treiberfähigkeit 

- Dynamischer Stromverbrauch vs. Geschwindigkeit 

- Signalpegel 

- Kompatibilität mit anderen Familien (z.B. mit TTL: Schwelle muß niedriger liegen) 


� Sender hat NMOS Open-Drain Ausgang 


GTL Ausgangspegel 

� Externe Terminierung zu einer (niedrigen) Spannung VTT definiert High-Pegel 

� Niedrige Signalpegel reduzieren Elektromagnetische Emissionen (EMI) und Verlustleistung 

� Sender begrenzen z.T. die Anstiegszeit der Signale (zu schnelle Signale stören die Umgebung, EMI) 

� Kann als Pegelwandler ('Level-Shifter') benutzt werden: i.A. VTT ≠ VDD 

� Empfänger vergleicht Signal mit einer Schwelle, die aus VTT erzeugt wird. Sie liegt >VTT/2, da low-Pegel 

nicht ganz Null sind. 

� Bus durch Wired-AND 

� Störabstand recht klein 

� VTT = 1.2V für GTL, VTT = 1.5V für GTLP (etwas höherer Störabstand) 

Sender 

VTT 

VTT 

R 

Vref 

2R 

Empfänger 

Differentieller 

Empfänger 

1.2V 

0.85V 

0.80V 

0.85V 

0.4V 

GND 

Pegel für 

VTT=1.2V 

VTT 

VIH Vref VIL V OL 


Single ended: 


Signalpegel 

� TTL Niedrige Low-Levels, Asymmetrische Treiberfähigkeit. Signale daher meist active low. 

Unbenutzte Eingänge mit Pullup auf VCC legen. 

� CMOS Rail-to-rail Ausgänge, Schwelle auf halber Versorgung. Symmetrische Ausgänge. 

Davon abweichend: Spezielle Familien mit Kompatibilität zu CMOS 

� ECL Negative Spannungen von ~-0.85V und ~-1.75V. Auch PECL 

� GTL Open Drain Ausgang mit niedriger Terminierungsspannung. 

Kleiner Swing, High-Speed. 

Niedriger Störabstand 

Differentiell: 

� ECL negative Pegel. Auch PECL (5V) oder LVPECL (3.3V) 

Bis 10 Gbps ! 

� LVDS 1990 von National Semiconductor eingeführt. 

Treiber: +1.25V±175mV (d.h. 350mV Hub) 

Empfänger: Differenzverstärker mit Hysterese von 100mV. 

Hoher Common-Mode-Bereich 

Abschluß meist differentiell mit 100 oder 110Ω. 

Viele andere Varianten. 'Low Power'. Bis 2.5Gbps! 

� CML Nicht gut standardisiert. Meist Point-to-Point. 

Entsteht aus CML Logik, wenn Last in den Empfänger-IC verlagert wird. 

Low Swing. Sehr schnell. 

Externe Signalleitungen können auf konstanten Potential gehalten werden. 



Ausblick: LVDS Treiber 

� Zur Erzeugung eines LVDS Signals kann man einen Strom I 0 in unterschiedliche Richtungen durch einen 

Lastwiderstand R TRM schicken: 

in in 

in in 

in=1 in=0 

I 0 

R TRM 

R 0 

U high=U lo+I 0×R TRM 

U low=I 0×R 0 



Signalpegel 

Quelle: Texas Instruments 



Entwicklung Logikfamilien 

Quelle: Texas Instruments 



Vergleich Geschwindigkeit / Treiberfähigkeit 



Ein paar Logik-Familien 



'Glue Logik' 

CSP: 

- 1.35 × 0.85mm 2 

- 0.5mm dick 

- bump ∅ = 170µm 

- auch bleifrei

Logikfamilien

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