Optimierung einer Softwarebibliothek für sicherheitsrelevante

Abbildungsverzeichnis 58
Abbildungsverzeichnis
Abbildung 1: 3-stufige Pipelne......................................................................11
Abbildung 2: Evaluation Board MCB2140........... .........................................12
Abbildung 3: Tantino für ARM7-9..................................................................13
Abbildung 4: ARM7TDMI main processor logic .......….................................14
Abbildung 5: Load-and-Store Prinzip ………….............................................15
Abbildung 6: Registerbank ...........................................................................16
Abbildung 7: Current Program Status Register ............................................16
Abbildung 8: ARM Benutzungsmodi .............................................................17
Abbildung 9: Benutzung von Registern im THUMB-Satz ..................................17
Abbildung 10: ARM-Instruktionssatz Formate ....................................................19
Abbildung 11: Standartsprungbefehle .................................................................19
Abbildung 12: Sprungbefehle BLX und BL ..........................................................20
Abbildung 13: Data Processing Instruction ………………………….……………..20
Abbildung 14: Data Processing Instruction …………………………………….…..20
Abbildung 15: Bewegung von Daten zwischen mehreren Registern ..................22
Abbildung 16: LPC2148 Memory Map …………..………………………….….…...23
Abbildung 17: Entwicklungsumgebung HITOP 5.2..............................................24
Abbildung 18: Risikograph(EN 954-1) .................................................................25
Abbildung 19: Steuerungsversagen nach „Lebensphasen“ ................................26
Abbildung 20: „Badewannekurve“........................................................................27
Abbildung 21: Das allgemeine Fehlererkennungsprinzip ....................................28
Abbildung 22: Zustandgraph eines fehlerfreien Speicherbausteins ....................29
Abbildung 23: Zustandgraph eines SA0 ..............................................................30
Abbildung 24: Zustandgraph eines SA1 ..............................................................30
Abbildung 25: Zustandgraph eines Transition-Up-Faults ....................................30
Abbildung 26: Funktionsweise eines transparenten Speichertests .....................34
Abbildung 27: Ablauf des WD-Tests ...................................................................41