Spartan-3 ジェネレーション FPGA ユーザー ガイド (UG331) - Xilinx

R第 1 章 : 概 要• 複 数 の 電 圧 と 規 格 をサポー ト する SelectIO インターフェイス ピン♦♦♦♦♦♦最 大 633 個 の I/O ピンまたは 300 個 の 差 動 信 号 ペアLVCMOS、 LVTTL、 HSTL、 および SSTL シングルエン ド 信 号 規 格3.3V、 2.5V、 1.8V、 1.5V、 および 1.2V 信 号最 大 24 mA の 出 力 駆 動 電 流I/O 当 た り のデータ 転 送 レー ト 622Mb/s 以 上差 動 I/O (True LVDS、 RSDS、 mini-LVDS、 PPDS、 HSTL/SSTL)♦ DDR (ダブル データ レート) サポー ト♦ DDR/DDR2 SDRAM で 最 大 400Mb/s をサポート• 豊 富 で 柔 軟 な ロ ジ ッ ク リソース♦♦♦♦最 大 集 積 度 74,880 ロジック セルオプシ ョ ンの SRL16 シフ ト レジスタまたは 分 散 RAM サポー ト効 率 の 良 い、 多 入 力 マルチプレ ク サ、 多 入 力 ロ ジ ッ ク高 速 ル ッ ク アヘ ッ ド キャ リー ロジック♦ 専 用 18X18 乗 算 器♦ IEEE 1149.1/1532 JTAG プログラ ミング/デバ ッ グ ポー ト• 階 層 的 な SelectRAM メモリ アーキテ クチャ♦♦最 大 2,268 Kb の 高 速 ブロ ッ ク RAM最 大 373 Kb の 効 率 分 散 RAM• 最 大 8 個 の DCM (デジタル クロック マネージャ )♦♦クロック ス キ ュー 削 減 ( 遅 延 ロ ッ ク ループ (DLL))周 波 数 合 成 、 乗 算 、 除 算♦ 高 性 能 位 相 シフ ト♦ 広 範 囲 な 周 波 数 (5MHz ~ 300MHz 以 上 )• 8 個 のグ ローバル ク ロ ッ ク、 および 豊 富 な ロー ス キ ュー 配 線• 低 コス ト の JTAG 付 きザイ リ ンクス プラ ッ ト フォーム フラッシュへのコ ンフ ィ ギュ レーシ ョン インターフェイス• ザイ リンクス ISE ® および WebPACK 開 発 シ ス テムの 完 全 なサポー ト• 低 コス ト のスタータ キ ッ ト 開 発 シ ス テムおよび 高 機 能 なデモ ボード• 32 ビットの MicroBlaze および 8 ビッ トの PicoBlaze エンベデッ ド プロセッサ コア• 完 全 準 拠 の 32/64 ビット 66MHz PCI サポー ト• PCI Express PIPE エンドポイン ト およびその 他 の IP コア• 主 要 な EDA パー ト ナーのサポー ト• 低 コス ト の QFP パッケージおよび BGA パッケージのオプショ ン♦ 共 通 のフ ッ ト プ リ ン ト に よ る、 プ ラ ッ ト フ ォーム 内 の 容 易 な 集 積 度 移 行 のサポー ト♦ RoHS ( 鉛 フ リー ) パッケージ オプシ ョ ン• オー ト モーテ ィ ブ XA プラッ ト フォーム32 japan.xilinx.com Spartan-3 ジェネレーション FPGA ユーザー ガイ ドUG331 (v1.4) 2008 年 6 月 25 日