電力分配システム (PDS) のデザイン : バイパスキャパシタおよび ... - Xilinx

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XAPP623 (v1.0) 2002 年 8 月 8 日 

アプリケーションノート: Virtex-II シリーズ 

電力分配システム (PDS) のデザイン : 

バイパスキャパシタおよびデカップリング 

キャパシタの使用 

著者 : Mark Alexander 

概要このアプリケーションノートでは、電力分配システムとバイパスキャパシタおよびデカップリングキャ 

パシタの原理について説明します。電力分配システムのデザインと検証を行う方法は、手順ごとに説明 

されます。最後のセクションでは、その他の電源ノイズの発生源とその解決方法について説明します。 

はじめに FPGA では、電力分配システム (PDS) を設計するときに独特の問題が発生します。他のほとんどの大規 

模 IC (大規模なマイクロプロセッサなど) の場合は、バイパスキャパシタの条件が非常に限定されます。 

このようなデバイスは、特定の処理のみをインプリメントするようにハードシリコン内で設計されてい 

るので、電源の条件は一定となり、変動は特定の範囲内に収まります。しかし、FPGA にはこのような 

特性がありません。FPGA では複数のクロックドメインで任意の周波数を使用して事実上無限数のアプ 

リケーションをインプリメントできるので、過渡電流の条件を予測することは非常に困難です。 

デジタルデバイスの過渡電流は、高速デジタルデザインにおける悩みの種であるグランドバウンスを 

発生させます。ノイズが少ない場合や電力が大きい場合は、過渡電流の条件に合わせて電源デカップリ 

ングネットワークを調整しないと、グランドバウンスと電源ノイズがデバイスの制限を越えてしまい 

ます。FPGA の過渡電流は、デザインごとに異なります。このアプリケーションノートでは、特定の 

FPGA デザインの条件に適合するようにバイパスネットワークを設計する反復法について説明します。 

このプロセスの 1 番目の手順では、過渡電流の条件について FPGA の使用率を調べます。次に、この条 

件に合わせて近似的なデカップリングネットワークを設計します。3 番目の手順では、キャパシタの数 

と値をシミュレーションおよび修正して、ネットワークを調整します。4 番目の手順では完全なデザイ 

ンを作成し、5 番目の手順でこのデザインを測定します。測定には、オシロスコープを使用します。電 

源のノイズを調べるため、スペクトラムアナライザを使用することが必要な場合もあります。測定結果 

によっては、特定のアプリケーションに合わせてデバイスの選択とシミュレーションを繰り返して PDS 

を最適化する必要があります。6 番目の手順はオプションで、完璧に最適化された PDS が必要な場合の 

ためのものです。 

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デカップリング 

ネットワークの 

基本原理 

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電力分配システム (PDS) のデザイン : バイパスキャパシタおよびデカップリングキャパシタの使用 

PDS のデザイン フローを開始する前に、関連する基本的な原理について理解することが重要です。こ 

のセクションでは、PDS の目的と、そのコンポーネントの特性について説明します。電力分配システム 

(PDS) の目的は、システム内のデバイスに電力を供給することです。これらのデバイスは、それぞれ動 

作電力の条件が異なるだけでなく、電力の変動についての条件も異なります。すべての Virtex FPGA 

ファミリを含むほとんどのデジタルデバイスには、すべての電源について VCC が標準値から上下に 5% 

以上変動してはいけないという条件があります。このアプリケーションノートでは、VCCINT 、VCCO 、 

VCCAUX 、VREF など、FPGA のすべての電源を表すために、VCC という記号を総称的に使用します。上 

記の条件によって、電源のノイズの最大量 (多くの場合「リップル電圧」と呼ばれます) が規定されます。 

つまり、VCC が標準値の±5% 以内になければならないという条件があるデバイスでは、ピーク間の電 

圧リップルが VCC の標準値の 10% を越えてはいけないということになります。しかし、これが成り立 

つのは、VCC の標準値がデータシートに記載されている値に正確に一致している場合です。そうでない 

場合は、標準値からのずれに合わせて VRIPPLE の値を 10% 未満に調整する必要があります。 

デジタルデバイスが消費する電力は時間と共に変動し、この変動はあらゆるスケールで発生します。通 

常、電力変動の低周波成分はデバイス全体またはデバイス内の大きい部分がイネーブルまたはディス 

エーブルになり生じます。これは、アプリケーションにより数ミリ秒から数日の時間スケールで発生し 

ます。また、電力変動の高周波成分はデバイス内でスイッチングが行われるごとに生じます。これは、 

クロック周波数およびその初めのいくつかのクロック高調波で発生します。 

デバイスの VCC の電圧レベルは一定なので、電力変化条件は電流変化条件によって表されます。PDS 

では、電源電圧に与える影響が最小限になるように、これらの電流変化に対応する必要があります。 

デバイスの電流が変化した場合、電力分配システムは直ちにはその変化に応答できません。PDS が応答 

するまでの短い時間の間に、デバイスの電圧が変化します。電源ノイズは、このようにして発生します。 

このような遅延の原因には、PDS の 2 つの主要なコンポーネントに対応する 2 種類のものがあります。 

図 1 に、PDS の主要なコンポーネントである電源とデカップリングキャパシタを、電力が供給される 

アクティブなデバイス (この場合は FPGA) と共に示します。 

図 2 に、さらに単純化した PDS 回路を示します。この図には、周波数に依存する抵抗に分解したすべ 

ての無効成分が示されています。 

+ 

V 

V 

+ 

図 1: 単純化した PDS 回路 

ltransient 

FPGA 

x623_?_061702 

FPGA 

図 2: さらに単純化した PDS 回路 

x623_04_062002 

2 www.xilinx.co.jp XAPP623 (v1.0) 2002 年 8 月 8 日 

Z P 

+ 

VRIPPLE −


PDS の 1 番目の主要なコンポーネントは、電圧レギュレータです。電圧レギュレータは、出力電圧を調 

べて、電圧が一定に保たれるように供給する電流の量を調整します。一般的な電圧レギュレータは、こ 

の調整をミリ秒からマイクロ秒のオーダーで行います。このような電圧レギュレータは、DC から数百 

キロヘルツの周波数範囲で出力電圧を維持できます (レギュレータによって異なります)。この範囲を越 

える周波数で発生する過渡状態では、電圧レギュレータが新たに必要となった電圧レベルに対応するま 

でに遅延が生じます。たとえば、デバイス内の電流に対する要求がナノ秒単位で増加すると、電圧レギュ 

レータが必要なレベルの電流を供給できるようになるまで、デバイスの電圧が低下します。 

PDS の 2 番目の主要なコンポーネントは、バイパスキャパシタまたはデカップリングキャパシタです。 

このアプリケーションノートでは、「バイパス」および「デカップリング」という用語を同じ意味で使 

用しています。このキャパシタの役割は、エネルギーを局所的に貯蔵することです。貯蔵されるエネル 

ギーは少量なので、DC 電力を供給することはできません (DC 電力は電圧レギュレータが供給します)。 

この局所的に貯蔵されたエネルギーの役割は、変化する電流条件に対して非常に素早く応答することで 

す。デカップリングキャパシタは、ミリ秒からナノ秒の単位で、数百キロヘルツから数百メガヘルツの 

範囲にある周波数で電源電圧を維持できます。この範囲外で発生する事象に関しては、デカップリング 

キャパシタの効果はありません。たとえば、デバイス内の電流に対する要求がピコ秒単位で増加すると、 

デカップリングキャパシタが必要な電荷をデバイスに供給できるようになるまで、デバイスの電圧が低 

下します。デバイス内の電流に対する要求が変化し、その状態が数ミリ秒続くと、バイパスキャパシタ 

と同時に機能している電圧レギュレータが、この新しい電流を供給するように出力を変化させます。 

インダクタンスの役割 

キャパシタと PCB の電流パスには、電流の流れの変化を遅らせるという特性があります。このため、 

キャパシタは有効範囲を越える周波数で発生する変化や過渡電流に対して直ちには応答できません。こ 

の特性を、インダクタンスと呼びます。 

インダクタンスは、電荷の運動量と考えることができます。電荷が何らかの速度で移動していると、電 

流が発生します。電流のレベルが変化すると、電荷は異なる速度で移動しなければならなくなります。 

この電荷には運動量 (インダクタンス) があるので、電荷の速度が変化するまでに時間がかかります。イ 

ンダクタンスが大きくなると、変化に対する抵抗が大きくなります。 

PDS の目的は、デバイスの電流要求がどのようなものであろうと対応して、可能な限り素早く変化に応 

答することです。この要求に対応できない場合、デバイスの電源の間の電圧が変化します。これが、ノ 

イズになります。インダクタンスは変化する電流要求に対するバイパスキャパシタの応答速度を遅らせ 

るので、インダクタンスを最小限にする必要があります。 

図 1 は、デバイスとキャパシタ、およびキャパシタと電源レギュレータの間のインダクタンスを示して 

います。これらのインダクタンスは、キャパシタ自体と PCB 内にあるすべての電流パスに対して寄生 

的に発生します。これらを最小限にすることが重要です。 

キャパシタの寄生インダクタンス 

キャパシタにはさまざまな特性がありますが、多くの場合、容量値が最も重要と考えられます。しかし、 

デカップリングキャパシタを選択する場合は、寄生インダクタンス (等価直列インダクタンス、ESL) の 

特性がそれ以上に重要になります。 

寄生インダクタンスに最も影響を与える要素は、パッケージの寸法です。これは非常に単純で、物理的 

に小さいキャパシタの方が物理的に大きいキャパシタよりも寄生インダクタンスが小さくなります。短 

いワイヤの方が長いワイヤよりもインダクタンスが小さいのと同じように、短いキャパシタの方が長い 

キャパシタよりもインダクタンスが小さくなります。同様に、断面積が大きいワイヤの方が断面積が小 

さいワイヤよりもインダクタンスが小さいのと同じように、断面積が大きいキャパシタの方が断面積が 

小さいキャパシタよりもインダクタンスが小さくなります。 

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したがって、特定の値のデカップリングキャパシタを選択する場合は、一番小さいパッケージを選択し 

ます。同様に、パッケージのサイズが決まっている場合は (インダクタンス値は一定になります)、その 

パッケージで容量が一番大きいものを選択します。 

表面実装チップキャパシタは一番小さいキャパシタなので、バイパスキャパシタに最適です。通常、 

2.2µF 以下の場合は、X7R タイプのキャパシタが使用されます。これらは寄生インダクタンスが小さく、 

温度特性も条件を満たしています。2.2µF 以上の大きい値の場合は、タンタルキャパシタを使用します。 

これらは寄生インダクタンスが小さく、等価直列抵抗 (ESR) が比較的大きいので、非常に広い範囲の周 

波数で有効です。また、小さいパッケージサイズで比較的大きい容量を提供するので、ボードの面積を 

節約できます。タンタルキャパシタを使用できない場合は、低インダクタンスの電解キャパシタを使用 

できます。 

実際のキャパシタには、容量だけでなくインダクタンスや抵抗という特性もあります。図 3 に、実際の 

キャパシタの寄生モデルを示します。実際のキャパシタは、RLC 回路として扱う必要があります。 

図 4 に、実際のキャパシタのインピーダンス特性を示します。この図には、キャパシタの容量と寄生イ 

ンダクタンス (ESL) に対応する曲線も示されています。この 2 つの曲線を組み合わせると、キャパシタ 

の寄生物によって形成される RLC 回路全体のインピーダンス特性が得られます。 

Impedance 

図 3: 理想的でない実際のキャパシタの寄生モデル 

図 4: 全体的なインピーダンス特性に対する寄生物の役割 

容量が大きくなると、容量の曲線は左下に移動します。寄生インダクタンスが小さくなると、インダク 

タンスの曲線は右下に移動します。パッケージが同じ場合、キャパシタの寄生インダクタンスは固定さ 

れるので、インダクタンスの曲線も固定されます。同じパッケージで異なる容量を選択すると、容量の 

曲線は固定されたインダクタンスの曲線に対して上下に移動します。したがって、同じパッケージのキャ 

パシタで総インピーダンスを小さくする方法は、容量を大きくすることだけです。また、寄生インダク 

タンスの曲線を下に移動して総インピーダンス特性を小さくする方法は、別のキャパシタを並列に接続 

することだけです。 


ESR 

ESL 

C 

Frequency 

x623_03_072502 

Total Impedance Characteristic 

Inductive 

Contribution (ESL) 

Capacitive 

Contribution (C) 

x623_04_072602


PCB の電流パスによるインダクタンス 

PCB の電流パスの寄生インダクタンスは、キャパシタのマウンティングと、PCB の電源およびグラン 

ドプレーンという 2 つの異なる部分から発生します。 

マウンティングのインダクタンス 

ここでは、PCB 上でのキャパシタのハンダ付け (ランド)、ランドとスルーホールの間のトレース、ス 

ルーホール自体をマウンティングと呼びます。図 5 に、さまざまなマウンティングの形状を示します。 

Land 

Trace 

Via 

Bad 

4 nH 

(A) 

Good 

0.9 nH 

Better 

0.6 nH 

(B) (C) (D) (E) 

図 5: キャパシタのランドとマウンティングの形状の例 

接続トレースの存在とその長さが、マウンティングの寄生インダクタンスに最も大きい影響を与えます。 

可能な限り、図 5a のような接続トレースは使用しないようにし、図 5b のようにスルーホールをランド 

に近づける必要があります。これをさらに改善するには、図 5c のようにキャパシタのランドの横にス 

ルーホールを配置するか、図 5e のようにランド内にスルーホールを配置します。現在、パッド内にス 

ルーホールがあるという形状が可能な PCB 製造プロセスはほとんどありません。別の改善方法として 

は、図 5d のように 1 つのランドで複数のスルーホールを使用するというものもあります。この手法は、 

逆アスペクト比のキャパシタ (AVX の LICC) など、超低インダクタンスのキャパシタを使用する場合に 

重要です。 

形状によって異なりますが、キャパシタのマウンティングのパッド、スルーホール、トレースは、300pH 

から 4nH の範囲でインダクタンスに寄与します。電流パスのインダクタンスは電流が流れるループの 

面積に比例するので、このループのサイズを最小限にすることが重要です。図 6 に示されているように、 

このループは一方の電源プレーンから始まり、一方のスルーホール、接続トレースからランド、キャパ 

シタ、もう一方のランドと接続トレース、もう一方のスルーホールを通り、もう一方のプレーンに至る 

までのパスから形成されます。 

Power and 

Ground Planes 

図 6: キャパシタのマウンティングがある PCB の断面図 

Best 

0.5 nH 

x623_02_072402 


Via 

Capacitor 

Land 

Current Loop x623_03_061902 

R

R 


接続トレースを短くすると、このループの面積が小さくなり、インダクタンスが小さくなります。 

より多くのデバイスを小さいエリアに詰め込むため、1 つのスルーホールに複数のキャパシタを接続す 

ることも考えられます。しかし、いかなる場合でも、このような方法を使用するべきではありません。 

一般に、キャパシタのマウンティング (ランド、トレース、スルーホール) には、キャパシタ自体の寄生 

インダクタンスと同じ程度のインダクタンスがあります。すでにキャパシタが接続されているスルー 

ホールに別のキャパシタを接続しても、PDS の特性はほとんど改善されません。キャパシタの総数を減 

らして、ランドとスルーホールの関係を 1 対 1 に保つ方が、良い結果が得られます。 

プレーンのインダクタンス 

PCB の電源プレーンとグランドプレーンには、インダクタンスがあります。このインダクタンスの値 

は、プレーンの形状によって決定されます。 

電源プレーンとグランドプレーンは平面的な構造なので、電流は複数の方向に流れます。電流がある点 

から別の点に流れるときは、表皮効果と同じような特性に従って広がろうとします。このため、プレー 

ンのインダクタンスは「拡散インダクタンス」として表され、単位は面積当たりのヘンリー数になりま 

す。プレーンのサイズではなく形状によってインダクタンスが決定されるので、この面積に寸法はあり 

ません。 

拡散インダクタンスは、他のインダクタンスと同じように機能します。つまり、導体内の電流の量の変 

化に抵抗を与えます。この場合の導体は、電源プレーンまたはグランドプレーンです。プレーンの数が 

多くなるとデバイス内の過渡電流に対するキャパシタの応答速度が遅くなるので、可能な限りプレーン 

の数を減らす必要があります。通常、プレーンの XY 方向の形状はほとんど調整できないので、拡散イ 

ンダクタンス値を調整することになります。 

このアプリケーションノートで検討しているような高周波の電力分配システムでは、電源プレーンとグ 

ランドプレーンがペアで動作します。これらには、それぞれの独立したインダクタンスというものはあ 

りません。このペアの拡散インダクタンスは、電源プレーンとグランドプレーンの間隔によって決定さ 

れます (材質の誘電率も多少は関係します)。間隔が近いほど、拡散インダクタンスは小さくなります。 

表 1 に、さまざまな厚さの FR4 誘電体の拡散インダクタンスの概算値を示します。 

表 1: さまざまな厚さの FR4 電源/グランドペアサンドイッチの容量と 

拡散インダクタンスの値 (参考文献 1) 

誘電体の厚さ 

(ミル、ミクロン) 

インダクタンス 

(pH/面積) 

容量 

(pF/インチ 2 、pF/cm 2 ) 

4, 102 130 225, 35 

2, 51 65 450, 70 

1, 25 32 900, 140 

間隔が近いと拡散インダクタンスが小さくなるので、スタックアップ内の VCC プレーンと GND プレー 

ンは可能な限り隣接させるべきです。隣接した VCC プレーンと GND プレーンは、「サンドイッチ」と 

呼ばれることがあります。VCC と GND のサンドイッチは、従来の技術では使用する必要はありません 

でしたが、高速な大規模 IC で必要な速度と電力を実現するために必要となっています。 

電源とグランドのサンドイッチは、低インダクタンスの電流パスを提供するだけでなく、高周波デカッ 

プル容量も提供します。プレーンの面積が大きくなり電源プレーンとグランドプレーンの間隔が近づく 

と、この容量の値が大きくなります。同時に、この容量の寄生インダクタンスが小さくなるので、有効 

な周波数帯域も大きくなります。表 1 には、平方インチ当たりの容量も示されています。 

通常、この容量だけでは、電源とグランドのサンドイッチを採用するための利点として十分ではありま 

せん。しかし、拡散インダクタンスが小さくなることに加えて容量も得られると考えれば、多くの設計 

者が喜んで採用するでしょう。 

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キャパシタの有効周波数 

どのキャパシタにも、デカップリングキャパシタとして有効になる狭い周波数帯域があります。この帯 

域外では、PDS に対する寄与がほとんどなくなります。この周波数帯域は、キャパシタの種類によって 

異なります。たとえば、タンタルキャパシタは有効帯域が非常に広く、X7R チップキャパシタは非常 

に狭くなっています。 

有効周波数帯域は、キャパシタの共振周波数に対応します。理想的なキャパシタには容量という特性し 

かありませんが、実際のキャパシタには寄生インダクタンスや寄生抵抗という特性もあります。これら 

の寄生特性によって、図 3 に示したように RLC 回路が形成されます。この RLC 回路に対応する共振周 

波数が、キャパシタの共振周波数です。 

キャパシタの共振周波数を計算するには、次の式を使用します。 


式 1 

あるいは、さまざまな周波数値について寄生特性と共に SPICE でシミュレーションすることもできま 

す。この場合、インピーダンス値が最小になる周波数が共振周波数になります。 

キャパシタの自己共振周波数と、システムの一部として実装したキャパシタの実効共振周波数を区別す 

ることは重要です。この違いは、キャパシタの寄生インダクタンスだけを考慮に入れるか、キャパシタ 

の寄生インダクタンスだけでなくキャパシタと FPGA の間にあるスルーホール、プレーン、接続トレー 

スの寄生インダクタンスも考慮に入れるかということです。キャパシタの自己共振周波数 FRSELF の値 

(キャパシタのデータシートに記載されています) は、システムに実装した場合の実効共振周波数よりも 

かなり大きくなります。重要なのは実装したキャパシタのパフォーマンスなので、特定の周波数につい 

てノイズを削減するためにキャパシタを選択する場合に使用するのは実効共振周波数です。この、シス 

テム内における実効共振周波数を、FRIS で表します。 

実装した場合の寄生インダクタンスの値を決定するのは、主にキャパシタ自体の寄生インダクタンス、 

PCB のランドと接続トレースのインダクタンス、スルーホールのインダクタンスです。V CC プレーンと 

GND プレーンが離れている PCB (5 ミル以上) では、電源プレーンのインダクタンスも関係します。通 

常、スルーホールはボードのスタックアップ全体を通ります (通常、高周波キャパシタはボードの裏面 

に取り付けられます)。スルーホールとランド、接続トレースを合わせると、寄生インダクタンスは最終 

的な厚さが 60 ミルのボードで 300 ~ 900pH の範囲になります。このパスは各キャパシタについて 2 つ 

ずつあるので、キャパシタの寄生インダクタンスにこの値の 2 倍を加える必要があります。この、キャ 

パシタのマウンティングの寄生インダクタンスを、LV14 で表します。システム内のキャパシタの総寄生 

インダクタンス LIS を計算するには、キャパシタ自体の寄生インダクタンス LSELF をマウンティングの 

寄生インダクタンスに加えます。 

例 

1 

F = 

------------------ 

2π LC 

L IS = L SELF + L VIA 

X7R セラミックチップキャパシタ (AVX のキャパシタデータを使用) 

C = 0.01μF 

LSELF = 0.9nH 

FRSELF = 53MHz 

LVIA = 0.8nH 

R

R 


システム内の実効寄生インダクタンス (LIS) を計算するには、スルーホールの寄生インダクタンスを加 

えます。 

LIS = LSELF + LVIA = 0.9nH + 0.8nH = 1.7nH 

LIS = 1.7nH 

この値を使用すると、次のようになります。 

F RIS 

1 

= ------------------------ 

2π L 

IS 

C 

1 

7 

F 

RIS 

= 

------------------------------------------------------------------------------- = 3.8×10 

Hz 

– 12 

– 8 

2π ( 1.7×10 

H) 

⋅ ( 1×10 

F) 

実装したキャパシタの共振周波数 F RIS = 38MHz 

デカップリングキャパシタは共振周波数に対応する狭い周波数帯域でしか有効にならないので、デカッ 

プリングネットワークを構築するために複数のキャパシタを選択する場合は、共振周波数を考慮するこ 

とが重要です。 

キャパシタの配置 

デカップル機能を有効にするには、キャパシタをデバイスの近くに配置する必要があります。これには、 

主に 2 つの理由があります。まず、デバイスとデカップリングキャパシタの間隔が大きくなると、デバ 

イスとキャパシタの間の電流パスのインダクタンスが大きくなります。このパス (電流がキャパシタの 

V CC 側から FPGA の V CC ピンに流れるときのループと FPGA の GND ピンからキャパシタの GND 側 

に流れるときのループ) のインダクタンスはループの面積に比例するので、インダクタンスを小さくす 

るために必要なことはループの面積を小さくすることだけです。つまり、デバイスとデカップリング 

キャパシタの間の距離を短くするとインダクタンスが小さくなるので、過渡電流が流れやすくなります。 

配置に関しては、電源プレーンとグランドプレーンを通るエネルギーの伝搬速度も重要です。 

キャパシタが特定の周波数 (キャパシタに最適な周波数など) で過渡電流を供給できるようにするには、 

その周波数に対応する波長内にある必要があります。FPGA からのノイズは特定の周波数帯域に分か 

れ、デカップリングキャパシタが対応する周波数帯域はそのサイズによって異なります。このため、 

キャパシタの配置は、各キャパシタの実効周波数に基づいて決定されます。 

FPGA で電流条件の変化が始まると、電源プレーンおよびグランドプレーン内で PDS と異なる電圧に 

なります。これをデカップリングキャパシタで打ち消すには、まずキャパシタが電圧の変化を検出する 

必要があります。FPGA の電源ピンで電圧が変化してからキャパシタがそれを検出するまでには、有限 

の時間がかかります。この遅延は、FPGA の電源ピンからキャパシタまでの距離を FR4 誘電体 (電源プ 

レーンが埋め込まれている PCB のサブストレート) を通る電流の伝搬速度で割った値に等しくなりま 

す。電流がキャパシタから FPGA に達するまでの時間も必要なので、同じ値の遅延がさらにあります。 

したがって、FPGA で過渡電流が発生すると、FPGA で過渡状態が解消されるまでにキャパシタとの間 

を往復する遅延が生じます。ある周波数に対応する波長の 1/4 よりも配置間隔が大きい場合、FPGA に 

伝送されるエネルギーは無視できるほど小さくなります。 

間隔を波長の 1/4 よりも小さくすると、FPGA に伝送されるエネルギーが大きくなり、距離が 0 の場合 

に 100% が伝送されます。キャパシタから FPGA へのエネルギーの伝送を有効にするには、FPGA の電 

源ピンから 1/4 波長以内にキャパシタを配置する必要があります。キャパシタはその共振周波数よりわ 

ずかに大きい周波数でも有効であり、その場合は波長が短くなるので、この距離は小さくする必要があ 

ります。 

実際のアプリケーションでは、1/4 波長の 1/10 が良い目標です。つまり、電源ピンから波長の 1/40 以 

内にキャパシタを配置することになります。この波長は、実装したキャパシタの共振周波数である FRIS に対応するものです。 



例 

0.001μF の X7R セラミックチップキャパシタ、0402 パッケージの場合 

LIS = 1.6nH 

F 

RIS 

= 

1 

------------------ = 

2π LC 

1 

-----------------------------------------------------------------------= – 9 

– 6 

2π 1.6×10 

× 0.001×10 

125.8MHz 

式 2 では、共振周波数に対応する時間の TRIS を FRIS から計算します。 

T 

RIS 

= 

1 

------------ = 

F 

RIS 

1 

-------------------------- = 

6 

125.8×10 

7.95 n s 式 2 

式 3 では、FR4 誘電体の伝搬速度と T RIS から波長を計算します。 

T 

RIS 

λ = Wavelength= 

------------------- 

V 

PROP 

– 12 s 

ただし V 

PROP 

= 130×10 

----------inch 

この例では、実効周波数は共振周波数に等しく、式 1 から計算できます。実効周波数を計算すると、 

125.8MHz になります。式 2 を使用してこの値の逆数を計算すると、共振期間として 7.95ns が得られま 

す。式 3 で FR4 における電流の伝搬速度 (約 130ps/インチ) を使用して、このキャパシタに対応する波 

長を計算すると、約 61 インチという値が得られます。式 4 で計算したように、この値の 1/40 は 1.53 

インチになります。したがって、このサイズのキャパシタの配置半径 (RPLACE) は、デカップルの対象 

となる電源ピンおよびグランドピンから 1.53 インチ (3.8cm) 以内ということになります。 

サイズが異なるキャパシタについても、同じように計算できます。1.53 インチという半径は、現在の 

PCB 技術ではそれほど困難ではありません。PCB の裏側でデバイスの下にキャパシタを配置する必要は 

ありません。この半径内であれば、デバイスの周辺にキャパシタを実装できます。通常、0.001μF とい 

う容量はデカップリングネットワークの中で最も小さい値なので、配置半径が 1 インチ未満になること 

はほとんどありません。これより容量が大きいキャパシタの場合は、共振周波数が小さいので配置半径 

が大きくなります。たとえば、4.7μF のタンタルキャパシタの場合は、ほとんどの PCB より大きい 123 

インチという半径 (1.56MHz という共振周波数に対応) なので、ボード上のどこにでも配置できます。 


式 3 

T – 9 

RIS 

λ Wavelength ------------------- 

7.95×10 

= 

= = --------------------------- = 61.2 i n c h e s 

V – 12 

PROP 130×10 

R PLACE 

= 

λ 

----- 

40 

λ 

R 

PLACE 

= 

----- = 

40 

61.2 inches 

---------------------------------= 1.53 inches 

40 

式 4 

R

PDS のデザイン 

と検証 

R 


電力分配システムの基本的な動作原理について説明したので、このセクションでは PDS のデザインと 

検証を行うためのプロセスを手順ごとに紹介します。 

手順 1 : FPGA のクリティカルなパラメータの決定 

デカップリングキャパシタネットワークのデザインにおいて、初めの基本的な目標は、デバイスで使 

用する各 VCC ピンごとに 1 つのキャパシタを使用することです。したがって、各電源について実際の 

VCC ピンの数を決定する必要があります。 

ほとんどのデザインでは、FPGA のリソースを 100% 使用することはありません。FPGA パッケージと 

FPGA 内部の PDS は、過度に控えめにならずにチップを 100% 使用する場合の条件に対応するよう、非 

常に注意深くサイズが決定されています。各パッケージの VCC ピンおよび GND ピンの数は、FPGA を 

100% 使用する場合の条件に基づいて決定されています。これを決定するファクタは、DC 電力の処理 

能力ではなく過渡電流のインピーダンスです。デカップリングキャパシタの条件は、同じファクタに基 

づいているので、非常に似たものになります。このため、各電源の VCC ピンの数は、その電源に必要な 

キャパシタの数を決定するための指標となります。すべての電源 (VCCINT 、VCCAUX 、VCCO 、VREF) を 

考慮する必要があります。 

すべてのピンを使用する場合に必要となるのは、各 VCC ピンごとに 1 つのキャパシタだけです。VREF として使用しない場合は、VREF ピンをデカップルにする必要はありません。逆に、VCCAUX は完全な 

デカップルである必要があります。つまり、必ず各ピンに 1 つずつキャパシタを接続する必要がありま 

す。VCCINT と VCCO は、使用率に応じて指定できます。 

V CCINT ピンの指定 

デバイスが使用する V CCINT ピンの数は、コアリソースの使用率に基づいて決定できます。FPGA のス 

ライスを 80% 以上使用するデザインの場合は、各 V CCINT ピンごとに 1 つのキャパシタを接続するとい 

う規則に従う必要があります。しかし、使用率が非常に低い場合は、必要な V CCINT ピンの数が少なく 

なります。たとえば、スライスを 50%、フリップフロップを 50% 未満、ブロック RAM を 50% 未満し 

か使用しない場合は、半分だけになります。XC2V3000 FF1152 デバイスの場合であれば、V CCINT につ 

いて 44 個ではなく 22 個のキャパシタを使用することになります。ただし、デバイスのすべての V CCINT 

ピンと GND ピンを PCB に接続する必要があることには変わりありません。 

V CCO ピンの指定 

デバイスが使用する V CCO ピンの数は、データシートに記載されている同時スイッチング出力 (SSO) の 

制限に基づいて決定できます。予測値は、この制限を使用してバンクごとに計算できます。予測値の使 

用率は、バンク内の I/O リソースの使用率によって決定されます。この使用率は、デバイスによる V CCO 

ピンの使用率を表します。 

例 : XC2V3000 FF1152 を使用する場合 

単一バンクの例 

たとえば、バンク 0 に 80 個の出力があるとします。これらを、高速モードで 12mA の 3.3V LVCMOS 

ドライバとして設定します。データシートの SSO の表には、高速モードの 12mA、3.3V LVCMOS ド 

ライバの制限は VCC/GND ペアごとに 10 と記されています。このデバイスには、各バンクごとに 13 

本の VCCO ピンがあります。したがって、このタイプの I/O ドライバの制限は、各バンクごとに 130 と 

いうことになります。このバンクでは、80 個の出力を使用します。したがって、バンク 0 全体における 

使用率は、次のようになります。 

使用率 = 使用数/制限 = 80/130 = 62% 

デバイス全体を使用する例 

この例における各デバイスの I/O の使用率を、表 2 に示します。それぞれの規格におけるバンクごとの 

SSO の制限を、表 3 に示します。 



表 2: デバイス全体を使用する例における各バンクの I/O 使用率 

バンク数電圧 I/O 使用率 I/O 規格 

バンク 0 3.3V 80 LVCMOS_12F 

バンク 7 3.3V 80 LVCMOS_12F 

バンク 1 1.5V 16 LVDCI 

バンク 6 1.5V 16 LVDCI 

バンク 2 1.8V 32 HSTL_1 

45 LVCMOS_12F 

バンク 3 1.8V 32 HSTL_1 

45 LVCMOS_12F 

バンク 4 1.8V 32 HSTL_1 

45 LVCMOS_12F 

バンク 5 1.8V 32 HSTL_1 

45 LVCMOS_12F 

表 3: デバイス全体を使用する例における I/O 規格ごとの SSO の制限 

I/O 規格バンクごとの SSO の制限 

3.3V LVCMOS_12F 130 

1.5V LVDCI 130 

1.8V HSTL_1 260 

1.8V LVCMOS_12F 117 

バンク 0、7、1、6 については、上記のように計算されます。しかし、バンク 2、3、4、5 には 2 種類の 

I/O 規格があります。これらのバンクについては、各規格について別々に計算して、2 つを組み合わせ 

ます。 

1.8V HSTL_1: 

使用率 = 使用数/制限 = 32/260 = 13% 

1.8V LVCMOS_12F: 

使用率 = 使用数/制限 = 45/117 = 39% 

バンク 2、3、4、5 の使用率: 

13% + 39% = 52% 

表 4 に、このデバイスの各バンクの使用率を示します。 


R

R 


表 4: デバイス全体を使用する例における各バンクの使用率 

バンク数使用率 

バンク 0 

62% 

バンク 7 

バンク 1 

バンク 6 

バンク 2 

バンク 3 

バンク 4 

バンク 5 

各バンクで使用する V CCO ピンの数 (表 5) は、各バンクの V CCO ピンの数に使用率を掛けることによっ 

て計算できます。 

表 5: 使用する V CCO ピンの数 

手順 2 : 一般的なバイパスネットワークのデザイン 

成功した PDS デザインの傾向を調べるため、いくつかの Xilinx のテストボードとカスタマのデザイン 

を解析しました。電源ノイズのオーダーが最大許容値の半分程度 (VRIPPLE /2) でリソースの 80 ~ 100% 

を使用するデザインでは、一般に PDS は各 VCC ピンごとに (デバイス上にある独立した電源ごとに) 大 

体 1 つのキャパシタを使用しています。一般的なバイパスネットワークのデザインは、この程度の数の 

キャパシタを使用することを考慮して行います。指定した数の電源ピンを使用します。 

必要なキャパシタの数が決まったら、それぞれの容量を決定する必要があります。幅広い範囲の周波数 

に対処できるようにするため、幅広い範囲の容量のキャパシタを使用する必要があります。高周波キャ 

パシタと低周波キャパシタの比率は、重要なファクタです。 

さまざまな容量のキャパシタを組み合わせて使用するのは、500kHz ~ 500MHz の周波数で電源のイン 

ピーダンスを低くフラットにするためです。大きい容量 (低周波) のキャパシタと小さい容量 (高周波) の 

キャパシタの両方が必要です。容量が小さいキャパシタはインピーダンスに与える影響が小さいので、 

容量が大きいキャパシタよりも多く使用する必要があります。 

インピーダンスのプロファイルをなめらかにして共振のスパイクが発生しないようにするため、あらゆ 

るオーダーのキャパシタを使用する必要があります。一般に、容量の範囲は 0.001 ~ 1000μF です。こ 

れらのキャパシタの正確な値は重要ではありません。重要なことは、あらゆるオーダーのキャパシタを 

使用することです。 


62% 

12% 

12% 

52% 

52% 

52% 

52% 

バンク数計算式使用するピンの数 

バンク 0 13 本 X 62% 8 本 

バンク 7 13 本 X 62% 8 本 

バンク 1 13 本 X 12% 2 本 

バンク 6 13 本 X 12% 2 本 

バンク 2 13 本 X 52% 7 本 

バンク 3 13 本 X 52% 7 本 

バンク 4 13 本 X 52% 7 本 

バンク 5 13 本 X 52% 7 本


インピーダンスが比較的フラットになるようにするには、容量が 1/10 になるごとにキャパシタの数を 

2 倍にします。たとえば、0.1μF、0.01μF、0.001μF という値のキャパシタを使用する場合は、0.1μF 

を 2 個、0.01μF を 4 個、0.001μF を 8 個にします。 

キャパシタの総数に基づいて容量ごとの個数を計算するために役立つ比率を、表 6 に示します。 

表 6: デカップリングネットワークのバランスをとるためのキャパシタの比率 

容量個数の比率 

100 ~ 470μF 

10 ~ 47μF 

1.0 ~ 4.7μF 

0.1 ~ 0.47μF 

0.01 ~ 0.047μF 

0.001 ~ 0.0047μF 

V REF 以外の電源については、この比率を保つようにしてください。V REF については、0.1μF のキャパ 

シタと 0.01μF のキャパシタを半分ずつ使用します。V REF のデカップリングキャパシタの基本的な役 

割は V REF ノードのインピーダンスを小さくしてクロストークを少なくすることなので、非常に小さい 

低周波エネルギーが必要になります。したがって、0.1 ~ 0.01μF の範囲にあるキャパシタのみ必要に 

なります。 

1.5V 電源の例 

この例では、Virtex-II デバイスの VCCINT とバンク 1 および 6 の VCCO に 1.5V 電源で電力を供給しま 

す。このデバイスには、44 本の VCCINT ピンがあります。バンク 1 と 6 については、前に計算したよう 

に 2 本ずつピンを使用します。したがって、1.5V 電源について 48 個のキャパシタを使用します。表 7 

に、それぞれの容量について使用するキャパシタの数を示します。 

この計算によって、1.5V 電源に必要なキャパシタ数について最初の推定値が得られます。キャパシタの 

数を変更して、異なる値に対応することや、電源をより対称的にすることもできます。たとえば、標準 

的な PCB のレイアウトに合わせて、4.7μF のキャパシタを 3 個ではなく 4 個、0.47μF のキャパシタを 

7 個ではなく 6 個にすることができます。また、デザインに特有な制約 (キャパシタの BOM があらかじ 

め存在しているなど) に従ってキャパシタの容量を変更することもできます。このキャパシタを選択す 

るプロセスは、各電源について繰り返す必要があります。 


1% 

3% 

6% 

15% 

25% 

50% 

表 7: 1.5V 電源の例で使用するキャパシタ数の計算 

容量計算式キャパシタの数 

470μF 44 本 X 1% = 0.44 1 

47μF 44 本 X 3% = 1.32 1 

4.7μF 44 本 X 6% = 2.64 3 

0.47μF 44 本 X 15% = 6.6 7 

0.047μF 44 本 X 25% = 11 11 

0.0047μF 44 本 X 50% = 22 22 

R

R 


手順 3 : シミュレーション 

シミュレーションでは、一般的なデカップリングネットワークを検証し、場合によっては調整します。 

最適な電源のインピーダンスプロファイルを実現するため、異なる容量のキャパシタや異なるパッケー 

ジを使用できます。 

シミュレーション回路は、デカップリングキャパシタと寄生要素を並列に接続したものです。シミュ 

レータは、ある範囲の周波数についてインピーダンスの合計を計算します。さまざまな EDA ベンダー 

による PDS デザインツールについては、付録 D : PDS のデザインとシミュレーションを行うための 

EDA ツールを参照してください。SPICE で等価回路を作成して解析することもできます。SPICE デッ 

キの例については、付録 C : SPICE のシミュレーション例を参照してください。 

これらのツールを使用してバイパスネットワークのシミュレーションを行う場合は、正確な寄生値を使 

用することが重要です。キャパシタのベンダーまたは内部テストから正確な寄生データを得る必要があ 

ります。また、バイパスキャパシタと FPGA の間のパスにあるマウンティングによる寄生要素を考慮 

する必要もあります。これらの寄生要素を直列に接続すると、実装したキャパシタの寄生抵抗およびイ 

ンダクタンスが得られます。マウンティングのモデリングの詳細については、マウンティングのインダ 

クタンスを参照してください。スルーホールの寄生インダクタンスを計算する式については、付録 B : 

スルーホールのインダクタンスの計算を参照してください。以下のシミュレーションでは、キャパシタ 

の寄生自己インダクタンスに 0.8 ~ 0.9nH という値を加えて LIS を計算しています。これは、厚さが 60 

ミル程度のボードにおける小さいキャパシタのマウンティングのインダクタンスを表しています。ボー 

ドのスタックアップがさらに厚い場合は、スルーホールのインダクタンスが大きくなります。 

図 7 に、これらのキャパシタを並列に接続してキャパシタの寄生要素と PCB のおおよその寄生要素を 

考慮したシミュレーションによるインピーダンスを示します。SPICE の等価ネットリストについては、 

付録 C : SPICE のシミュレーション例を参照してください。表 8 に、シミュレーションで使用したキャ 

パシタの数、容量、寄生特性を示します。 

Inductance 

100 Ω 

10 Ω 

1.0 Ω 

0.1 Ω 

0.01 Ω 

0.001 Ω 

0.0001 Ω 

0.00001 Ω 

1 MHz 10 MHz 100 MHz 1 GHz 

Frequency 

図 7: PDS のインピーダンスと周波数の関係 

x623_07_080602 


❖ 

❈ 

◗ 

♣ 

♥ 

✰ 

Aggregate impedance of 

all capacitors in parallel


表 8: 図 7 のインピーダンスの計算に使用した値 

個数シンボルパッケージ容量 (μF) 

寄生インダクタン 

ス (nH) 寄生抵抗 (Ω) 

1 ❖ C 220 2.8 0.57 

2 ❈ A 22 2.6 2.69 

4 ◗ 0805 2.2 1.9 0.02 

8 ♣ 0603 .22 1.8 0.06 

16 ♥ 0402 .022 1.7 0.20 

32 ✰ 0402 .0022 1.7 0.58 

このキャパシタの組み合わせは、良い出発点となります。インピーダンスは、500KHz ~ 150MHz では 

0.03Ω以下で、500KHz では 0.07Ωに増加しています。この範囲の外では、共振のスパイクがありませ 

ん。これらのキャパシタをボードデザインで使用します。 

手順 4 : デザインの作成 

この手順では、シミュレーションで検証した最終的なキャパシタネットワークを使用して PCB のレイ 

アウトを行います。そして、ボードの作成とテストを行います。 

手順 5 : パフォーマンスの測定 

パフォーマンスを測定する手順では、PDS がデバイスに適しているかどうかを調べます。バイパスネッ 

トワークが特定のデザインに適しているかどうかを決定するのは、比較的簡単です。測定は、高帯域の 

オシロスコープ (最低でも 1GHz のオシロスコープと 1GHz のプローブ) を使用して、現実的なテスト 

パターンで行います。 

ノイズの測定 

測定は、デバイスの電源ピンで直接行うか、いずれかのバイパスキャパシタについて行います。最も優 

れた測定方法は、PCB の裏面にあるスルーホールをプローブして電源のノイズを電源ピンで直接測定す 

る方法です。 

バイパスキャパシタのペアでノイズを測定する場合は、キャパシタと FPGA の間のパスにあるキャパ 

シタのランド、トレース、スルーホールの寄生要素を考慮する必要があります。これは、オシロスコー 

プの測定では、このパスで発生する電圧降下が考慮されないためです。 

VCCO のノイズは、High または Low に駆動するようにコンフィギュレーションした I/O ピンのペアで 

測定できます。この方法で正しく測定すると、チップレベルのノイズも測定できます。 

長い期間にわたってノイズを測定するため、オシロスコープは無限残光モードにする必要があります。 

異なる量の異なるリソースを使用する複数のモードで動作するデザインの場合、オシロスコープでノイ 

ズを測定するときは、これらのさまざまな条件とモードを動作させる必要があります。局所的なノイズ 

現象の効果を除去するため、何種類かの VCC/GND ペアについて FPGA でノイズを測定する必要があ 

ります。 

図 8 に、サンプルデザインの VCCINT ピンで測定した瞬間的なノイズを示します。図 9 に、同じデザイ 

ンで測定した無限残光ノイズを示します。無限残光測定では長い期間にわたってすべてのノイズが捕捉 

されるので、より正確な結果が得られます。 


R

R 


図 8: 100MHz で複数の I/O がパターンを送った V CCO 電源の瞬間的な測定結果 

図 9: 同じ電源の無限残光測定結果 

x623_08_080502 

x623_09_090502 



この測定結果は、ピーク間のノイズを表します。この測定結果がデータシートに記載されている VCC の 

リップル電圧 (VCC の 10%) 以上の場合、バイパスネットワークが適切ではありません。この電源につ 

いて許容される最大の値は、0.15V です。オシロスコープによる測定では、ノイズが 60mV の範囲にあ 

ります。したがって、このデカップリングネットワークは適切です。 

しかし、ノイズが VCC の 10% より大きい場合、PDS は不適切ということになります。動作する頑強な 

デザインにするには、PDS を変更する必要があります。ノイズを削減するには、キャパシタの数を増や 

す、容量値を変える、デカップリングキャパシタの値ごとに数を変える、という方法があります。 

デカップリングネットワークを改善するために必要な情報を得るには、さらに測定が必要です。特に、 

ノイズがある周波数を測定するには、ノイズ電力スペクトルを測定する必要があります。これには、フー 

リエ変換オプションがある高帯域オシロスコープまたはスペクトラムアナライザを使用できます。 

ノイズスペクトルの測定 

スペクトラムアナライザは周波数領域の機器で、入力における電圧信号の周波数を示します。不適切な 

PDS の測定に使用すると、PDS が不適切となっている周波数を正確に調べることができます。ノイズ 

が過剰にある周波数は、PDS のインピーダンスが大きすぎる周波数です。この情報を利用すると、特定 

の周波数で過渡電流に対応するように PDS を修正できます。通常、これを行うには、ノイズの周波数 

に近い共振周波数を持つキャパシタを追加します。 

ノイズスペクトルの測定は、ピーク間ノイズの測定と同じ場所、つまり、デバイスのすぐ下で行う必要 

があります。スペクトラムアナライザでは、オシロスコープのようなアクティブプローブではなく 50Ω 

のケーブルを使用して測定を行います。測定用にケーブルを接続する最適な方法には、デバイスの近く 

で電源プレーンとグランドプレーンに SMA コネクタを接続するというものがあります。しかし、ほと 

んどの場合、これは不可能です。電源プレーンのノイズを測定するためにケーブルを接続する方法とし 

ては、デバイスの近くにあるデカップリングキャパシタを取り外して、ケーブルの中心にある導体と 

シールドをキャパシタのランドに直接はんだ付けするという方法もあります。あるいは、プローブス 

テーションも使用できます。 

ほとんどの場合、いくつかの周波数で明瞭なバンドが現れます。これらは、クロック周波数とその高調 

波に対応します。各バンドの高さは、相対的な電力に対応します。通常、大部分のエネルギーは 3 番目 

または 4 番目の高調波付近のバンドに含まれ、周波数が大きくなると電力が低下します。 


R

R 


図 10 に、ノイズスペクトルの測定結果の例を示します。これは、複数の I/O が 150MHz でパターン 

を送った状態で V CCO における電源ノイズをスペクトラムアナライザで測定したものです。 

図 10: スペクトラムアナライザによる V CCO の測定結果 

ノイズバンドは、FPGA が電流を必要としていてキャパシタから供給されなかった周波数に対応しま 

す。これは、容量が十分でないか、容量が十分であってもキャパシタと FPGA を分離するパスの寄生イ 

ンダクタンスが大きすぎることが原因です。どちらの場合も、この周波数における電源のインピーダン 

スが大きすぎます。逆に、ノイズが非常に少ない周波数やノイズがない周波数では、インピーダンスが 

必要以上に小さくなっています。この問題を解決するには、バイパスネットワークを修正する必要があ 

ります。容量を変更するか、キャパシタの個数を変更する必要があります。 

手順 6 : 最適なバイパスネットワークのデザイン (オプション) 

x623_10_080502 

非常に最適化された PDS が必要な場合、デカップリングネットワークを十分に調整するためさらに測 

定を行うことができます。ネットワークアナライザを使用すると、プロトタイプ PDS のインピーダン 

スプロファイルを測定して、シミュレーションのセクションで説明したものに似た出力を得ることがで 

きます。ネットワークアナライザを使用すると、一連の周波数についてスティミュラスを発生させ、各 

周波数で PDS のインピーダンスを測定できます。出力は、周波数の関数としてのインピーダンスです。 

スペクトラムアナライザの出力は周波数の関数としての電圧なので、この 2 種類の測定から出力の関数 

としての過渡電流を調べることができます。 

If () 

Vf ()From Spectrum Analyzer 

= 

------------------------------------------------------------------------------------ 

Zf ()From Network Analyzer 



その他の問題と 

原因 

デザインの過渡電流条件から、さらに計算を行うことができます。すべての周波数で必要となるインピー 

ダンスの値は、データシートの最大リップル電圧から計算できます。これによって、周波数の関数とし 

てのインピーダンスが得られます。この結果を使用すると、特定のデザインの過渡電流に対応するよう 

にキャパシタのネットワークを設計できます。この手順 6 のプロセスによって、電力分配システムのデ 

ザインと検証を繰り返し行うことができます。この方法を使用すれば、どのデザインについても適切な 

PDS が保証されます。 

この方法で必要なノイズ仕様を満たすデザインが得られない場合は、システムの他の側面を解析して、 

可能な変更がないか調べます。 

可能性 1 : ボード上にある他のデバイスによる過剰なノイズ 

グランドプレーンまたは電源プレーンを複数のデバイスで共有することはよくありますが、このような 

場合は、適切にデカップルされていないデバイスによるノイズが他のデバイスの PDS に影響を与える 

ことがあります。一般的な原因としては、一時的な競合が定期的に発生するために高い過渡電流が必要 

になるという性質を持つ RAM インターフェイスがあります。また、大規模なマイクロプロセッサが原 

因となる場合もあります。このようなデバイスに許容できない量のノイズがある場合は、そのコンポー 

ネントの PDS とデカップリングネットワークを解析する必要があります。 

可能性 2 : プレーン、スルーホール、または接続トレースの 

寄生インダクタンス 

この場合は、バイパスネットワークには十分な容量がありますが、キャパシタから FPGA へのパスの 

インダクタンスが大きすぎます。この原因としては、接続トレースまたははんだランドの形状が悪い、 

キャパシタから FPGA へのパスが長すぎる、電源のスルーホールがあるスタックアップが厚すぎる、と 

いうものがあります。 

接続トレースとキャパシタのランドの形状が適切でない場合は、電流パスのループインダクタンスに注 

意することが重要です。バイパスキャパシタのスルーホールとキャパシタのはんだランドの間隔が数ミ 

リメートルある場合、電流ループの面積が必要以上に大きくなります (図 5a)。スルーホールは、キャパ 

シタのはんだランドに対して直接配置する必要があります (図 5b)。スルーホールとランドの接続にト 

レースは使用しないでください (図 5a)。この他に、形状を改善する方法としては、はんだランドの中に 

スルーホールを作る (図 5e) か、パッドの横にスルーホールを作る (図 5c) という方法もあります。また、 

スルーホールを 2 つ作る (図 5d) という方法もあります。 

プレーン内のパスのインダクタンスが大きすぎる場合は、電気的なパスの長さおよびプレーン自体の拡 

散インダクタンスという 2 種類のパラメータを変更できます。 

パスの長さは、キャパシタの配置によって決定されます。キャパシタは、バイパスするデバイスの電源/ 

グランドピンのペアに可能な限り近づけて配置する必要があります。ネットワーク内で最も容量が小さ 

いキャパシタは寄生インダクタンスが小さいものを選択しているので、特に注意する必要があります。イ 

ンダクタンスが小さい高周波キャパシタをデバイスに接続するときに、インダクタンスが大きいパスを 

通しては意味がありません。容量が大きいキャパシタは寄生自己インダクタンスも大きいので、デバイ 

スの近くに配置することはあまり重要ではありません。 

プレーンの拡散インダクタンスは、プレーンの間隔と、プレーン間にある材質の誘電率によって変化し 

ます。プレーンのインダクタンスを参照してください。 

ボードが非常に厚い場合 (100 ミル (2.5mm) 以上)、スルーホールの寄生インダクタンスが大きくなりま 

す。このような場合は、次のような変更を考慮する必要があります。まず、VCC/GND プレーンのサン 

ドイッチを FPGA がある表面に近づけるという方法があります。また、最も周波数が高いキャパシタを 

表面に配置するという方法もあります。どちらの変更も、長いスルーホールの寄生インダクタンスを小 

さくする効果があります。 


R

R 


可能性 3 : PCB 内の I/O 信号が必要以上に強い 

PDS を調整した後でも V CCO の PDS のノイズが多すぎる場合は、I/O インターフェイスの電力をス 

ケールバックすることができます。これは、FPGA からの出力と FPGA への入力の両方に対して行い 

ます。場合によっては、FPGA への入力における過剰なオーバーシュートが IOB のクランプダイオー 

ドに逆バイアスをかけることもあります。このようになると、大量のノイズが V CCO で発生します。こ 

の状況が発生する場合は、このようなインターフェイスの駆動強度を小さくするか、入力パスと出力パ 

スの両方で終端処理を行います。 

可能性 4 : I/O 信号の帰還電流が最適でないパスを通る 

I/O 信号の帰還電流によっても PDS に過剰なノイズが発生する可能性があります。デバイスから PCB 

および他のデバイスに送られるすべての信号について、大きさが同じで方向が逆の電流が PCB からデ 

バイスの電源/グランドシステムに流れます。帰還電流が低インピーダンスのパスを通らない場合は、 

最適でない、インピーダンスが高いパスが使用されます。これが発生する場合は、しばしば PDS 内で 

電圧変化が誘発されます。 

この状況を改善するには、すべての信号の間隔を近づけ、帰還パスを確保します。信号が使用できる配 

線レイヤの数を制限したり、PCB 上の特定の位置にデカップリングキャパシタを配置して AC 電流が 

基準プレーンを通るように低インピーダンスパスを用意するなど、さまざまな戦略が必要です。 

終わりにこのアプリケーションノートでは、電力分配システムの重要な原理の概要と、PDS を設計する手順ご 

とのプロセスについて説明しました。このプロセスでは、一般的なネットワークを作成し、シミュレー 

ションと調整を行い、それを測定し、測定結果に基づいて再び調整するという方法で PDS を設計しま 

す。この方法では十分な結果が得られない場合は、他に問題の原因がないか調べます。この方法によっ 

て、すべての PDS の問題を解決できます。 

参考文献 1. Larry D. Smith、『Decoupling Capacitor Calculations For CMOS Circuits (CMOS 回路のデカッ 

プリングキャパシタの計算 )』、Proceedings EPEP Conference、1984 年 11 月 

2. Frederick W. Grover Ph.D、『Inductance Calculations: Working Formulas and Tables ( インダク 

タンスの計算 : 実用的な公式と表 )』、D. Van Nostrand Company, Inc.、250 Fourth Avenue New 

York 1946 



付録 A : 用語集オシロスコープ : 信号の時間領域の電圧を表示する機器。多くの場合、電源のノイズ電圧の大きさを調 

べるときに電源のノイズを測定します。 

付録 B : スルー 

ホールのインダク 

タンスの計算 

サンドイッチ : 誘電体のみで分離されている PCB スタックアップ内のプレーンのペアで、間に信号の階 

層はありません。ほとんどの場合、このプレーンの一方はグランドポテンシャルで、もう一方のプレー 

ンに電圧がかかります。 

スタックアップ : PCB 内にある一連の階層をスタックアップと呼ぶことがあります。複数階層のボード 

には、信号を伝送する金属の階層と誘電体の階層が交互にあります。誘電体には、構造上の基板として 

の役割もあります。 

スペクトラムアナライザ : 信号の周波数内容を測定する機器。多くの場合、電力分配システムの特性を 

調べるときに電源のノイズを測定します。 

スルーホール : PCB の垂直方向の接合部で、通常は PCB に穴を開けて、穴の壁に導体でめっきをしま 

す。スルーホールは、PCB の各階層を電気的に接続します。信号パスにあるスルーホールはインピーダ 

ンスの不連続点となり、電力分配パスにあるスルーホールは寄生インダクタンスを大きくします (どち 

らも望ましいことではありません)。 

電圧リップル : 電源のノイズを電圧リップルと呼ぶことがあります。最大の電圧リップルは、デバイス 

の絶対最大定格によって許容される電源電圧の変化の最大量に対応します。 

ネットワークアナライザ : 電気的なネットワークの周波数領域特性を測定するための機器。多くの場合、 

ネットワークアナライザを使用して電力分配システムの電気特性を測定します。 

ランド : 表面実装デバイスをはんだ付けするために PCB の表面で金属が露出している部分 

スルーホールのインダクタンスは、キャパシタのマウンティングの寄生インダクタンスに大きな影響を 

与えます。スルーホールの寄生インダクタンスは、大部分がスルーホールの大きさによって決定されま 

す。Grover (参照 #2) による式 5 を使用すると、スルーホールの長さと直径に基づいてスルーホールの 

自己インダクタンスを計算できます。単位は、インチとナノヘンリーです。 

例 

L = 5.08 × h × 


式 5 

ボードの裏面から表面に通るスルーホールのインダクタンスを計算するには、スルーホールの長さとし 

てボードの最終的な厚さを使用します。ボードの最終的な厚さは 62 ミルで、スルーホールの直径は 3 ミ 

ルです。1 インチは 1000 ミルです。 

h = 0.062 インチ 

d = 0.003 インチ 

L = 5.08 × h × 

L = 

5.08 × 0.062 × 

L = 5.08 X 0.062 X 3.67 

L = 1.15nH 

4 × h 

ln------------ 0.75 

d 

· 

– 

4 × h 

ln------------ 0.75 

d 

· 

– 

4 × 0.062 

ln----------------------- 0.75 

0.003 

· 

– 

この結果は、単一のスルーホールの自己インダクタンスです。この自己インダクタンスは、スルーホー 

ルを通る電流ループの総インダクタンスの一部でしかありません。電流が逆方向に流れるスルーホール 

(電源とグランド) の相互インダクタンスは総インダクタンスに独自の影響を与えるので、さらに精度が 

必要な場合は、このことを考慮する必要があります。間隔が近い相補的なスルーホールの相互インダク 

タンスは、総インダクタンスを少しだけ小さくします。 

R

付録 C : SPICE の 

シミュレーション 

例 

R 


この付録では、SPICE でデカップリングキャパシタネットワークをシミュレーションする方法につい 

て説明します。HSPICE と PSPICE の両方について、簡単に説明します。他の SPICE のバリエーショ 

ンや専用の PDS シミュレーションソフトウェアも使用できます。次に説明する 2 つのシミュレーショ 

ンは、例を示すためのものです。シミュレータの詳細についてはこのアプリケーションノートの範囲外 

ですので割愛します。HSPICE の結果を、図 11 に示します。PSPICE の回路表現法と結果を、図 12 お 

よび図 13 に示します。 

これらは、18 個のキャパシタによるネットワークの容量と寄生特性を表しています。一般的なキャパシ 

タアレイのインピーダンスを計算するには、次のようにします。 

1. LCR ネットワークのネットリストを定式化します。 

2. 入力ノードと出力ノードの場所を調べます。 

3. 入力ポートに AC スティミュラスを適用します。 

4. LCR ネットワークで AC 解析を実行します。 

5. 入力電流と入力 AC 電圧を測定します。 

6. Z = V/I を定式化します。 

7. 見やすくするためにログスケールを使用して、結果をプロットします。 

どちらの SPICE を使用する場合でも、AC スティミュラスは 1A に設定します。AC 解析命令を使用す 

ると、指定した周波数点について AC 波形が掃引されます。各オーダーごとの周波数点の数は、追加の 

HSPICE ネットリストのコメントに記されています。AC 電流の大きさを 1A に設定して、Z = V/I に基 

づいてインピーダンスを計算しています。したがって、計算する主要な変数はキャパシタアレイのポジ 

ティブノードにおける電圧の V です。図 12 では、V という文字がある円がこのノードを指しています。 

SPICE デッキを完成させるため、さらに 2 つの情報を指定します。 

1. DC バイアス抵抗がグランドに接続されています。 

2. AC ソースと LCR ネットワークを接続する小さい入力抵抗があります (これはオプションです)。 

1 番目の指定は、シミュレーション時間を短くするために必要です。これによって、SPICE は AC 解析 

を行う前に回路の動作点をすばやく計算できます。これを行うには、LCR ネットワークへの DC パス 

(バイアス抵抗でグランドに接続) を SPICE に与えます。2 番目の指定はオプションですが、指定すると 

便利です。これによって、LCR ネットワークへの入力電流を監視するためのコンポーネントが得られ 

ます。 

インピーダンスのシミュレーション結果の表示には、2 種類の方法があります。HSPICE では、直接プ 

ロット用に ZIN を計算できるように、.net 命令を実行します。PSPICE では、PROBE (PSPICE のグ 

ラフィックビューア) のグラフィック機能を使用します。このアプローチでは、Z = V/I の定式化に式 

ダイアログボックスを使用します。 



HSPICE のネットリスト 

HSPICE のネットリストは、ザイリンクス社の FTP サイト 

(ftp://ftp.xilinx.com/pub/applications/xapp/xapp623.zip) にあります。 

HSPICE の出力 

図 11 に、HSPICE の出力を示します。AWAVES グラフィックビューアを使用して Z IN (MAG) を表示 

しています。 

HSPICE のヒント 

1. 1 行は 80 文字以内にします。 

2. 「*」は行全体をコメントにします。 

3. 「$」は行内のこれ以降の文字をコメントにします。 

4. DOS から UNIX、またはその逆に移行する場合は、特殊文字を削除します。 

5. SPICE デッキは、.end 文で終わります。 

図 11: HSPICE の出力 

x623_11_080502 


R

R 


PSPICE の回路 

図 12 に、キャパシタアレイを対応する寄生インダクタンスおよび抵抗と共に示します。 

PSPICE の出力 

図 12: PSPICE の回路 

図 13 に、PROBE グラフィックビューアを使用した PSPICE の Z=V/I を示します。 

図 13: PSPICE の出力 

x623_12_080602 

x623_13_080502 



付録 D : PDS の 

デザインと 

シミュレーション 

を行うための 

EDA ツール 

表 9 に、PDS のデザインとシミュレーションを行うための EDA ツールのベンダーを示します。 

表 9: PDS のデザインとシミュレーションを行うための EDA ツール 

ツールベンダー Web サイトの URL 

Speed 2000 Sigrity http://www.sigrity.com 

UCADESR3.exe UltraCAD http://www.ultracad.com 

Specctraquest Power Integrity Cadence http://www.cadence.com 

Star HSPICE Synopsys http://www.synopsys.com 

改訂履歴次の表に、このドキュメントの改訂履歴を示します。 

日付バージョン改訂内容 

08/08/02 1.0 初期リリース 


R

電力分配システム (PDS) のデザイン : バイパスキャパシタおよび ... - Xilinx

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