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Programmierbare Logik
Coverstory
Bild 1: Integrierte industrielle
Antriebssteuerung auf FPGA-Basis.
und der Abtastrate als Folding-Faktor
wider. Wenn Entwickler im DSP Builder
das Folding erlauben, dann haben mehrere
Datenpunkte Zugriff auf den gemeinsamen
Hardware-Block, was die
Ressourcen-Ausnutzung deutlich verbessert.
Man kann diese Funktionen entsprechend auslagern, indem man
entweder per Hand geschriebene und RTL-basierte kundenspezifische
Befehle nutzt oder DSP-Hardware-Beschleuniger mittels des
DSP Builder erzeugt.
Für komplett neue Designs, können Entwickler von Beginn an
Simulink nutzen, um das komplette System zu modellieren. Dafür
werden Blöcke verwendet, die zwischen Software, DSP-Hardware-
Beschleunigern oder kundenspezifischer RTL-IP aufgeteilt sein
können.
DSP Builder Advanced Blockset
Der DSP Builder Advanced Blockset fügt spezielle Simulink-Bibliotheken
in die Matlab-Design-Umgebung ein, die es Entwicklern ermöglichen,
DSP-Designs schnell und einfach zu implementieren.
Die Blockfunktionen basieren auf einer High-Level-Synthese-Technologie,
die die High-Level-Netzliste (ohne Timing) für die Pipeline-Hardware
des Ziel-FPGAs mit der erforderlichen Taktrate optimiert.
Der DSP Builder gibt die entsprechende Hardware als VHDL-
Beschreibung wider, mit Scripts, die in den Software-Flow von
Quartus II und in den Modelsim-Simulator integriert werden.
Ist die System-Taktrate größer als die Datenrate oder die Abtastrate,
dann kann beispielsweise ein Hardware-Block (zum Beispiel
ein Multiplizierer) eventuell mehrere Datenpunkte wieder aufarbeiten.
Der DSP Builder gibt das Verhältnis zwischen der Takt-
Eine typische Motor-Regelung als
Vergleichsbeispiel
Bei der feldorientierten Regelung (FOC)
muss der sinusförmige, dreiphasige Motorstrom
in Echtzeit geregelt werden. Die zur Regelung genutzte
Größe ist der Augenblickswert des Motorstroms, anhand dessen
Größe und Phasenlage zur Spannung alle erforderlichen Motorzustände,
wie Drehzahl, Schlupf oder Drehmoment aus dem Modell
ermittelt werden können. Bei diesem Verfahren wird die Amplitude
des Stromvektors bei 90 Grad in Bezug auf die Achse des magnetischen
Flusses des Rotormagneten („Quadrature-Strom“) genutzt,
um das Drehmoment zu regeln, während die „direkte“
Strom-Komponente (0 Grad) bei Null gehalten wird. Die Lösung
beinhaltet PI-Steuerschleifen für die Position und die Geschwindigkeit,
mit denen die Rotor-Geschwindigkeit und der Winkel geregelt
werden können. Die entsprechende Interface-IP, um das
entsprechende Design zu vervollständigen kann einfach mit dem
SOPC Builder Tool eingefügt werden.
Bei einem typischen FOC-Controller tastet die Software die Eingänge
mit 10 bis 100 kSample/s ab, während die FPGA-Taktrate bei
50 bis 100 MHz liegt. Bei 100 kSample/s muss eine neue Abtastung
innerhalb von weniger als 10 µs verarbeitet sein. Diese Latenzzeit
konstant und auf einem minimalen Wert zu halten, ist entscheidend
für die Performance des Regelungs-Algorithmus.
Der Algorithmus wird mit Simulink und Gleitkomma-Typen
einfacher Genauigkeit modelliert, um die erforderliche Performance
zu prüfen. Danach wird die Hardware erzeugt, um die VH-
DL-Netzliste für das entsprechende FPGA zu kreieren, mit einer
Bild 2: Implementierung
einer
feldorientierten
Regelung (FOC).
20 elektronik industrie 07/2011
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