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Programmierbare Logik
Coverstory
Bild 3: Vergleich der System-Ressourcen
und Latenzzeiten (mit und ohne Folding).
Bild 4: Vergleich Festkomma- und
Gleitkomma-Implementierung.
Ziel-Taktrate von 100 MHz. Die erreichte Latenzzeit wird direkt an
den DSP Builder übermittelt, zusammen mit einer Abschätzung
der erforderlichen Logik-Ressourcen. Um dann schließlich eine
genaue Ressourcen-Angabe zu bekommen, wird das Design mit
der Quartus II-Software compiliert.
Ein Design dieser Art kann auch mit Festkomma-DSP realisiert
werden, aber eine Gleitkomma-Implementierung bietet einige
Vorteile: Bei der Gleitkomma-Lösung werden ein arithmetischer
Überlauf und auch Skalierungs-Probleme vermieden. Außerdem
weist die Gleitkomma-Implementierung dank ihrer besseren numerischen
Stabilität eine ausgezeichnete Performance auf. Durch
den höheren Dynamikbereich ist auch eine schnellere Rückmeldung
auf die Regelschleife möglich. Die FPGAs und Tools von Altera
unterstützen sowohl Gleitkomma- als auch Festkomma-Lösungen.
Standardmäßig erzeugt der DSP Builder eine Designwiedergabe
mit kompletter Pipeline-Struktur, die neue Eingangswerte mit jedem
Taktzyklus akzeptieren kann. Entwickler können nun die Ergebnisse
für diese Konfiguration mit maximalem Durchsatz mit
einer Folder-Konfiguration vergleichen und so das Design optimieren.
Außerdem kann man für den gleichen Algorithmus einen
Vergleich zwischen einer Festkomma- und Gleitkomma-Implementierung
anstellen.
Die Ergebnisse zeigen wie durch Folding der Operator-Aufwand
deutlich verringert werden kann. Damit kann zum Beispiel ein
kleinerer Cyclone IV-Baustein eingesetzt werden, während die Latenzzeit
immer noch akzeptabel für den Algorithmus ist. Die Geschwindigkeit
der Regelschleife ergibt sich aus der Latenzzeit des
Algorithmus plus der Einschwingzeit. Bei 5 µs erreicht man 200.000
Regelschleifen oder PWM-Ausgangssignale je Sekunde - deutlich
innerhalb der Spezifikation.
Die Ergebnisse
Es zeigt sich, dass die Verwendung von Folding deutliche Vorteile
mit sich bringt. So wird einmal die Anzahl der erforderlichen Logikelemente
und Multiplizierer reduziert, was den Einsatz von
deutlich kleineren FPGAs ermöglicht. Auf der anderen Seite wird
die Latenzzeit nur moderat erhöht. Auch die Reduzierung des
Durchsatzes auf 1 MS/s ist kein Problem, da das immer noch 10
Mal schneller als die erforderlichen 100 kS/s für die feldorientierte
Regelung ist. Damit können demnach bis zu 10 FOC-Kanäle in
Echtzeit verarbeitet werden.
Während die Gleitkomma- und die 32-Bit-Festkomma-Implementierung
Logik-Ressourcen in ähnlicher Größenordnung benötigen,
ist die Latenzzeit für die Festkomma-Lösung nur halb so
lang. Ohne Folding besteht ein deutlich größerer Unterschied zwischen
dem Gleitkomma- und dem Festkomma-Ansatz. Reduziert
man die Genauigkeit auf 16 Bit, dann benötigt man aufgrund des
schmaleren Datenpfades weniger Ressourcen.
Fazit
Da viele Entwickler nicht unbedingt vertraut mit FPGA- oder
DSP-Applikationen sind, ist es wichtig Tools zur Verfügung zu
stellen, die die Design-Produktivität erhöhen und die Entwicklungszeiten
reduzieren. Dafür wurden von Altera Tools wie der
SOPC Builder oder der DSP Builder entwickelt, mit denen Entwickler
den konventionellen DSP-Entwicklungsprozess nutzen
können und somit schnell zu der gewünschten Motorsteuerung
kommen. (jj)
n
Der Autor: Stefano Zammattio ist Product Marketing Manager Altera Europe.
Bilder: Altera
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