Rezumat teza Alin Tisan - Facultatea de Electronica ...

Rezumat pag. 13
Capitolul VIII
Implementarea hardware a reţelelor neuronale feedforward multistrat
Implementarea hardware în circuitele FPGA a unei reţele feedforward multistrat cu antrenare backpropagation,
BP (propagare înapoi a erorii), a presupus emularea funcţiilor FF-BP cu ajutorul blocurilor de
calcul fundamentale din biblioteca predefinită a System Generator şi a blocurilor definite de utilizator prin
intermediul limbajelor de programare VHDL sau MCode şi integrate de asemenea in bibliotecile din System
Generator.[ 23-27,35,40,31-34,36,38,39]
Algoritmul de instruire şi funcţiile de implementat pentru reţeaua feedforward multistrat cu antrenare BP,
au rolul de a modifica ponderile aferente fiecărui neuron astfel încât tiparul datelor de ieşire a reţelei
neuronale să fie cât mai “asemănător” cu tiparul dorit, tiparul ţintă (target).
8.1 Funcţii de implementat
Datele de ieşire ale reţelei neuronale, reprezentate prin matricea O, rezultă în urma aplicării asupra
vectorului de intrare, reprezentat prin matricea coloană X, a unui operator compus neliniar matricial dat de
suprapunerea succesiva a matricelor de ponderi asupra vectorilor de intrare corespunzători:
O = f Wf ( PX )
(ec.8.1)
( )
unde f ( ... ) este funcţia de activare adoptată, în cazul nostru funcţia sigmoid modificată, W matricea de
ponderi a stratului de ieşire şi P este matricea de ponderi a stratului intermediar. Activarea sau oprirea
procesul de instruire a reţelei neuronale este în funcţie rezultatul comparării gradientului erorii pătratice
cumulate cu o valoare de prag.
8.2 Modelul hardware al neuronului
In proiectarea neuronului ce compune reţeaua neuronală multistrat cu propagare înainte am avut în vedere
cerinţele de calcul atât în etapa de propagare în paralelism de neuron cât şi în cea de învăţare ale reţelei
neuronale. Blocurile ce compun neuronul adoptat sunt formate din blocuri de calcul: o unitate MAC, un
multiplexor cu două intrări, şi un bloc de implementare a funcţiei de activare proiectat de autor. De asemenea
neuronul va fi format din blocuri de memorare: un bloc de memorie RAM pentru memorarea ponderilor şi un
registru de iniţializare a valorii bias-ului.
Unitatea MAC din componenţa neuronul poate fi implementată prin intermediul a unui bloc multiplicator
si a unui acumulator, figura 8.1, sau prin intermediul blocului DSP48 implementabil cu blocurile
XtremeDSP, figura 8.2
Figura 8.1. Arhitectura hardware a neuronului
Figura 8.2. Arhitectura hardware a neuronului cu unitate
DSP
Configurarea mărimii memoriei RAM utilizată la memorarea ponderilor, iniţializarea ponderilor şi
setarea numărului de biţi pe care datele sunt reprezentate şi procesate este realizată prin intermediul
ferestrelor popup de parametrizare a componentelor, figura 8.3.
Figura 8.3. Fereastra de parametrizare
Din analiza resurselor utilizate funcţie de performanţele vitezei de calcul a diferitelor arhitecturi ale
neuronului considerat am concluzionat că arhitectura ce foloseşte resursele blocurilor XtremeDSP are cel
mai mare randament. Astfel că în continuare unitatea MAC a neuronului va fi implementată prin intermediul
blocurilor XtremeDSP.