SP - UMEL - Vysoké učení technické v Brně

Ing. Daniel Bečvář, Ph.D.Ing. Jiří Stehlík, Ph.D.Návrh analogových integrovaných obvodůVysoké učení technické v Brně 2011

Tento učební text byl vypracován v rámci projektu Evropského sociálního fondu č. CZ.1.07/2.2.00/07.0391s názvem Inovace a modernizace bakalářského studijního oboru Mikroelektronika a technologiea magisterského studijního oboru Mikroelektronika (METMEL). Projekty Evropského sociálního fondu jsoufinancovány Evropskou unií a státním rozpočtem České republiky.

2 FEKT Vysokého učení technického v BrněObsah1 ÚVOD..................................................................................................................................82 ZAŘAZENÍ PŘEDMĚTU VE STUDIJNÍM PROGRAMU..........................................82.1 ÚVOD DO PŘEDMĚTU....................................................................................................... 82.2 VSTUPNÍ TEST ................................................................................................................. 83 MOS TRANZISTOR.......................................................................................................113.1 STRUKTURA A PRINCIP MOS TRANZISTORU .................................................................. 123.2 ANALÝZA MOS TRANZISTORU...................................................................................... 133.2.1 Lineární model .......................................................................................... 133.2.2 Kvadratický model..................................................................................... 153.2.3 Model s proměnnou šířkou depletiční vrstvy............................................. 183.3 PRAHOVÉ NAPĚTÍ MOS TRANZISTORU .......................................................................... 203.3.1 Prahové napětí – výpočty .......................................................................... 203.3.2 Předpětí substrátu („substrate bias effect“) ............................................. 223.4 SPICE MODEL MOSFETU............................................................................................ 243.4.1 MOSFET syntaxe....................................................................................... 243.5 VÝROBA A TECHNOLOGIE MOS .................................................................................... 253.5.1 Výrobní proces .......................................................................................... 263.5.2 Technologie polySi hradla ........................................................................ 303.5.3 CMOS technologie .................................................................................... 303.6 PARAZITNÍ JEVY MODERNÍCH MOS TRANZISTORŮ........................................................ 313.6.1 Modulace délky kanálu.............................................................................. 313.6.2 Punch through........................................................................................... 323.6.3 Proud v oblasti pod prahovým napětím .................................................... 323.6.4 Odvození koeficientu pro oblast podprahového napětí............................. 323.6.5 Závislost pohyblivosti nosičů na intenzitě elektrického pole .................... 333.6.6 Saturace rychlosti nosičů („velocity saturation“) .................................... 333.6.7 Průraz oxidu.............................................................................................. 333.6.8 Škálování rozměrů MOS tranzistorů („Scaling“)..................................... 343.7 KONTROLNÍ OTÁZKY..................................................................................................... 354 LAYOUT – TIPY A TECHNIKY ..................................................................................364.1 ÚVOD ............................................................................................................................ 364.2 PLÁNOVÁNÍ................................................................................................................... 364.3 HLAVNÍ ZÁSADY TVORBY LAYOUTU.............................................................................. 384.4 KONTROLNÍ OTÁZKY..................................................................................................... 435 PASIVNÍ PRVKY............................................................................................................445.1 REZISTOR ...................................................................................................................... 445.1.1 Technologické odchylky ............................................................................ 465.1.2 Layout rezistorů......................................................................................... 475.2 KONDENZÁTORY ........................................................................................................... 505.2.1 Capacitor Cell........................................................................................... 505.3 KONTROLNÍ OTÁZKY..................................................................................................... 516 PROUDOVÁ ZRCADLA................................................................................................526.1 PROUDOVÁ ZRCADLA – ÚVOD ....................................................................................... 52

Návrh analogových integrovaných obvodů (BNAO) 36.2 JEDNODUCHÉ PROUDOVÉ ZRCADLO ...............................................................................536.2.1 Layout proudového zrcadla – tipy .............................................................546.2.2 Vylepšené proudové zrcadlo ......................................................................566.2.3 Jednoduché proudové zrcadlo–postup návrhu ..........................................566.3 WILSONOVO PROUDOVÉ ZRCADLO.................................................................................596.4 VYLEPŠENÉ WILSONOVO PROUDOVÉ ZRCADLO .............................................................606.5 KASKODOVÉ PROUDOVÉ ZRCADLO ................................................................................616.5.1 Layout modifikovaného Wilsonova PZ a kaskodového PZ........................626.5.2 Kaskodové proudové zrcadlo– postup návrhu...........................................636.6 MODIFIKOVANÉ KASKODOVÉ PZ ...................................................................................666.7 KONTROLNÍ OTÁZKY .....................................................................................................677 PROUDOVÉ REFERENCE .......................................................................................... 687.1 JEDNODUCHÁ PROUDOVÁ REFERENCE ...........................................................................687.2 SELF-BIASED PROUDOVÁ REFERENCE .............................................................................697.3 STARTOVACÍ OBVOD......................................................................................................707.4 POUŽITÍ PARAZITNÍCH BIPOLÁRNÍCH TRANZISTORŮ PRO PROUDOVÉ REFERENCE...........717.5 PROUDOVÁ REFERENCE VYUŽÍVAJÍCÍ V BE ......................................................................727.6 PROUDOVÁ REFERENCE VYUŽÍVAJÍCÍ V T .......................................................................737.7 KONTROLNÍ OTÁZKY .....................................................................................................748 NAPĚŤOVÉ DĚLIČE A REFERENCE....................................................................... 768.1 NAPĚŤOVÝ DĚLIČ...........................................................................................................768.2 NAPĚŤOVÝ DĚLIČ MOS-R .............................................................................................778.2.1 Napěťový dělič – postup návrhu ................................................................789 NAPĚŤOVÉ REFERENCE ........................................................................................... 819.1 NAPĚŤOVÁ REFERENCE VYUŽÍVAJÍCÍ NÁSOBENÍ V BE .....................................................819.1.1 Teplotní chování ........................................................................................829.2 NAPĚŤOVÁ REFERENCE VYUŽÍVAJÍCÍ NÁSOBENÍ V T .......................................................829.3 NAPĚŤOVÁ REFERENCE VYUŽÍVAJÍCÍ ROZDÍLU PRAHOVÝCH NAPĚTÍ.............................839.4 KONTROLNÍ OTÁZKY .....................................................................................................8410 ZESILOVACÍ STAVEBNÍ BLOKY INTEGROVANÝCH OBVODŮ ..................... 8510.1 INVERTOR S AKTIVNÍ ZÁTĚŽÍ .........................................................................................8510.1.1 Malosignálová analýza..............................................................................8610.1.2 Šum.............................................................................................................8910.1.3 Návrh invertoru s aktivní zátěží.................................................................9010.1.4 Jednoduchý MOS zesilovač –podrobný postup návrhu .............................9410.2 DIFERENČNÍ PÁR............................................................................................................9810.3 SLEDOVAČ („SOURCE FOLOWER“)................................................................................10010.4 POSOUVAČ ÚROVNĚ NEZÁVISLÝ NA PRAHOVÉM NAPĚTÍ ..............................................10310.5 VYLEPŠENÉ VÝSTUPNÍ BLOKY .....................................................................................10410.5.1 Sledovač s lokální zpětnou vazbou...........................................................10510.6 DVOUSTUPŇOVÝ OPERAČNÍ ZESILOVAČ.......................................................................10610.6.1 Diferenční (rozdílové) zesílení.................................................................10710.6.2 Souhlasné stejnosměrné zesílení (common-mode dc gain)......................10810.6.3 Offset........................................................................................................10910.6.4 Kmitočtová odezva a kompenzace ...........................................................11210.6.5 OTA – postup návrhu...............................................................................11710.7 KONTROLNÍ OTAZKY ...................................................................................................121

4 FEKT Vysokého učení technického v Brně11 MODERNÍ BLOKY INTEGROVANÝCH OBVODŮ ..............................................12211.1 KLASICKÉ PROUDOVÉ KONVEJORY.............................................................................. 12211.1.1 Proudové konvejory první generace – CCI............................................. 12211.1.2 Proudové konvejory druhé generace – CCII........................................... 12311.1.3 Proudový konvejor třetí generace – CCIII.............................................. 12411.1.4 Invertující proudový konvejor druhé generace ICCII............................. 12511.2 SPECIÁLNÍ TYPY PROUDOVÝCH KONVEJORŮ ............................................................... 12611.2.1 Proudový konvejor se dvěma výstupy...................................................... 12611.2.2 Proudové konvejory s diferenčním vstupem............................................ 12611.2.3 Diferenční napěťově proudové konvejory ............................................... 12711.2.4 Dvojnásobně diferenční proudový konvejor ........................................... 12811.3 SMĚRY VÝZKUMU PROUDOVÝCH KONVEJORŮ............................................................. 129

Návrh analogových integrovaných obvodů (BNAO) 5Seznam obrázkůOBR. 1 ŘEZ NMOS STRUKTUROU A SCHEMATICKÁ ZNAČKA ....................................................11OBR. 2 POHLED NA NMOS STRUKTURU – PRINCIP....................................................................12OBR. 3 OBVODOVÝ MODEL MOS TRANZISTORU PRO OBLAST VELKÝCH SIGNÁLŮ ....................25OBR. 4 TECHNOLOGIE POLYSI HRADLA.....................................................................................30OBR. 5 SDÍLEJTE AKTIVNÍ DIFÚZNÍ OBLASTI MOS TRANZISTORŮ..............................................38OBR. 6 SPRÁVNÉ KONTAKTOVÁNÍ MOS TRANZISTORU.............................................................39OBR. 7 ŠIROKÝMOS TRANZISTOR – SPRÁVNÝ LAYOUT ............................................................41OBR. 8 MOS TRANZISTOR – CHYBY V LAYOUTU .......................................................................42OBR. 9 REZISTOR TVOŘENÝ DIFÚZNÍ OBLASTÍ N+.....................................................................44OBR. 10 DVĚ REALIZACE POLYSI REZISTORU A) SE SALICIDNÍ VRSTVOU B) BEZ NÍ....................44OBR. 11 ŘEZ STRUKTUROU POLYSI REZISTORŮ.........................................................................45OBR. 12 ROZPTYL HODNOT R NA RŮZNÝCH ČIPECH V RÁMCI JEDNOHO WAFFERU.....................46OBR. 13 VLIV VÝROBNÍHO PROCESU NA ODPOR PODLE ŠÍŘKY POLYGONU.................................47OBR. 14 LAYOUT STRUKTURY REZISTORU.................................................................................47OBR. 15 METODY MINIMALIZACE VLIVU VÝROBNÍHO PROCESU POMOCÍ LAYOUTU: A)PROKLÁDÁNÍ PRVKŮ B) STŘEDOVĚ SYMETRICKÁ TOPOGRAFIE...........................................49OBR. 16 LAYOUT REZISTORU S NAKONTAKTOVANÝM OCHRANNÝM PRSTENCEM......................49OBR. 17 KAPACITOR POLYSI-POLYSI2 ......................................................................................50OBR. 18 VYUŽITÍ STANDARTNÍ BUŇKY KAPACITORU JAKO BLOKOVACÍ KAPCITY......................51OBR. 19 MODEL IDEÁLNÍHO PROUDOVÉHO ZRCADLA................................................................52OBR. 20 JEDNODUCHÉ PROUDOVÉ ZRCADLO (WIDLAR).............................................................52OBR. 21 POROVNÁNÍ STRUKTURY DVOU HRADEL A) BEZ DUMMY PRVKŮ B) S DUMMY PRVKY....55OBR. 22 SPRÁVNÝ LAYOUT JEDNODUCHÉHO PROUDOVÉHO ZRCADLA ......................................55OBR. 23 POROVNÁNÍ VÝSTUPNÍCH CHARAKTERISTIK MOS TRANZISTORŮ S KRÁTKÝM ADLOUHÝM KANÁLEM .........................................................................................................56OBR. 24 JEDNODUCHÉ PROUDOVÉ ZRCADLO – PŘÍKLAD ŘEŠENÍ................................................56OBR. 25 WILSONOVO PROUDOVÉ ZRCADLO ..............................................................................59OBR. 26 MALOSIGNÁLOVÉ NÁHRADNÍ ZAPOJENÍ.......................................................................59OBR. 27 VYLEPŠENÉ WILSONOVO PROUDOVÉ ZRCADLO...........................................................60OBR. 28 KASKODOVÉ PROUDOVÉ ZRCADLO..............................................................................61OBR. 29 LAYOUT A) MODIFIKOVANÉHO WILSONOVA ZRCADLA, B) KASKODOVÉHOPROUDOVÉHO ZRCADLA A C) COMMON-CENTROID LAYOUT KASKODOVÉHO PROUDOVÉHOZRCADLA 62OBR. 30 KASKODOVÉ PROUDOVÉ ZRCADLO – PŘÍKLAD ŘEŠENÍ.................................................63OBR. 31 MODIFIKOVANÉ KASKODOVÉ PZ.................................................................................67OBR. 32 KOMPLETNÍ SCHÉMA UPRAVENÉHO KASKODOVÉHO PROUDOVÉHO ZRCADLA..............67OBR. 33 JEDNODUCHÁ PROUDOVÁ REFERENCE .........................................................................68OBR. 34 SELF-BIASED PROUDOVÁ REFERENCE ..........................................................................69OBR. 35 GRAFICKÉ ŘEŠENÍ ROVNIC ( 6.3 ) A ( 6.4 )....................................................................70OBR. 36 STARTOVACÍ OBVOD A) STATICKÝ B) DYNAMICKÝ......................................................71OBR. 37 PROUDOVÁ REFERENCE VYUŽÍVAJÍCÍ V BE ...................................................................72OBR. 38 PROUDOVÁ REFERENCE VYUŽÍVAJÍCÍ V T .....................................................................73OBR. 39 TYPICKÝ LAYOUT TRANZISTORŮ Q1 A Q2 PRO V T BASES CURRENT REFERENCE .........74OBR. 40 NAPĚŤOVÉ DĚLIČE VYUŽÍVAJÍCÍ MOS TRANZISTORŮ..................................................76OBR. 41 NAPĚŤOVÁ REFERENCE ZALOŽENÁ NA ZAPOJENÍ TRANZISTORU V DIODOVÉMUSPOŘÁDÁNÍ......................................................................................................................78OBR. 42 DĚLIČE NAPĚTÍ – PŘÍKLAD ŘEŠENÍ...............................................................................78OBR. 43 NAPĚŤOVÁ REFERENCE VYUŽÍVAJÍCÍ NÁSOBENÍ V BE ...................................................82

6 FEKT Vysokého učení technického v BrněOBR. 44 NAPĚŤOVÁ REFERENCE ODVOZENÁ OD TEPLOTNÍHO NAPĚTÍ....................................... 82OBR. 45 NAPĚŤOVÁ REFERENCE ODVOZENÁ Z ROZDÍLU MEZI PRAHOVÝMI NAPĚTÍMI............... 83OBR. 46 CMOS IMPLEMENTACE INVERTORU S AKTIVNÍ ZÁTĚŽÍ A) NMOS B) PMOS VSTUPNÍTRANZISTOR...................................................................................................................... 85OBR. 47 PŘEVODNÍ CHARAKTERISTIKY INVERTORU S AKTIVNÍ ZÁTĚŽÍ ..................................... 86OBR. 48 NÁHRADNÍ MALOSIGNÁLOVÉ SCHÉMA INVERTORU S AKTIVNÍ ZÁTĚŽÍ......................... 87OBR. 49 ZÁVISLOST STEJNOSMĚRNÉHO ZESÍLENÍ (DC) NA VELIKOSTI PRACOVNÍHO PROUDU.... 87OBR. 50 SCHÉMA INVERTORU S AKTIVNÍ ZÁTĚŽÍ PRO ŠUMOVOU ANALÝZU............................... 89OBR. 51 DIFERENČNÍ PÁR Z MOS TRANZISTORŮ ...................................................................... 99OBR. 52 ZJEDNODUŠENÝ MODEL DIFERENČNÍHO PÁRU ........................................................... 100OBR. 53 NAPĚŤOVÝ SLEDOVAČ............................................................................................... 101OBR. 54 NAPĚŤOVÝ POSOUVAČ NEZÁVISLÝ NA PRAHOVÉM NAPĚTÍ........................................ 103OBR. 55 NÁHRADNÍ OBVOD PRO ANALÝZU NELINEÁRNÍHO CHOVÁNÍ VÝSTUPNÍ ČÁSTI........... 105OBR. 56 NAPĚŤOVÝ SLEDOVAČ S LOKÁLNÍ ZPĚTNOU VAZBOU................................................ 105OBR. 57 MALOSIGNÁLOVÝ MODEL NAPĚŤOVÉHO SLEDOVAČE S LOKÁLNÍ ZPĚTNOU VAZBOU. 106OBR. 58 ZÁKLADNÍ ZAPOJENÍ DVOUSTUPŇOVÉHO OTA (VSTUPNÍ TRANZISTORY TYPU P)...... 107OBR. 59 SCHÉMA PRO ODVOZENÍ POTLAČENÍ STEJNOSMĚRNÉHO SIGNÁLU ............................. 109OBR. 60 ZDROJE OFFSETU VE DVOUSTUPŇOVÉM ZESILOVAČI ................................................. 111OBR. 61 NESHODA TRANZISTORŮ M3 A M4 ZPŮSOBUJE NÁHODNÝ OFFSET ............................ 111OBR. 62 MALOSIGNÁLOVÝ NÁHRADNÍ OBVOD DVOUSTUPŇOVÉHO OTA................................ 112OBR. 63 VYUŽITÍ NAPĚŤOVÉHO SLEDOVAČE PRO ZRUŠENÍ NULY Z PRAVÉ ČÁSTI KOMPLEXNÍROVINY 114OBR. 64 ELIMINACE NULY POMOCÍ A) NAPĚŤOVÉHO SLEDOVAČE B) ZPĚTNOVAZEBNÍ IMPEDANCE115OBR. 65 MALOSIGNÁLOVÉ NÁHRADNÍ SCHÉMA OBVODU VYUŽÍVAJÍCÍ NULOVÁNÍ NULY .......... 116OBR. 66 REALIZACE NULOVACÍHO REZISTORU POMOCÍ KOMPLEMENTÁRNÍCH TRANZISTORŮ. 116OBR. 67 SCHÉMA OTA........................................................................................................... 117OBR. 68 NULOROVÝ MODEL KONVEJORU CCI A JEHO BLOKOVÝ DIAGRAM ............................ 123OBR. 69 JEDNODUCHÁ IMPLEMENTACE KONVEJORU CCI+ V TECHNOLOGII CMOS ............... 123OBR. 70 KONVEJOR CCII VYCHÁZEJÍCÍ Z KLASICKÉHO NAPĚŤOVÉHO OPERAČNÍHO ZESILOVAČE124OBR. 71 NULOROVÝ MODEL KONVEJORU CCII A JEHO JEDNODUCHÁ IMPLEMENTACE VTECHNOLOGII CMOS ...................................................................................................... 124OBR. 72 NULOROVÝ MODEL KONVEJORU CCIII A JEDNODUCHÁ IMPLEMENTACE POMOCÍ DVOUKONVEJORŮ CCII............................................................................................................ 125OBR. 73 NULOROVÝ MODEL INVERTUJÍCÍHO KONVEJORU ICCI A IMPLEMENTACE RODINYTĚCHTO KONVEJORŮ ICC S POUŽITÍM KONVEJORŮ UCC................................................. 125OBR. 74 IMPLEMENTACE STRUKTURY SE DVĚMA VÝSTUPY .................................................... 126OBR. 75 PLOVOUCÍ VSTUP REALIZOVANÝ POMOCÍ TŘÍ KONVEJORŮ CCII ............................... 126OBR. 76 REALIZACE KONVEJORU DVCC V TECHNOLOGII CMOS .......................................... 127OBR. 77 NEINVERTUJÍCÍ KONVEJOR DDCC (DDCC+) ........................................................... 128OBR. 78 POSTUP VÝROBY INVERTORU CMOS........................................................................ 142OBR. 79 POSTUP VÝROBY INVERTORU CMOS – DOKONČENÍ........................................ 143

Návrh analogových integrovaných obvodů (BNAO) 7Seznam tabulekTAB. 1: VYBRANÉ SPICE PARAMETRY A PŘÍSLUŠNÉ ROVNICE..................................................24TAB. 2: TECHNOLOGICKÉ VÝROBNÍ KROKY BĚŽNÉHO VÝROBNÍHO PROCESU ............................26TAB. 3: ZMĚNY V MOS TECHNOLOGICKÝCH PROCESECH.........................................................29TAB. 4: POROVNÁNÍ METOD POUŽÍVANÝCH PRO ŠKÁLOVÁNÍ MOS TRANZISTORŮ....................34TAB. 5: TECHNOLOGICKÝ POSTUP VÝROBY OBVODU S TECHNOLOGIÍ HCMOS I..........146TAB. 6: NÁVRHOVÁ PRAVIDLA TECHNOLOGIE HCMOS I (3 µM, P-JÁMA) ...................149

8 FEKT Vysokého učení technického v Brně1 ÚvodTento text je určen především jako studijní materiál pro výuku předmětu „Návrhanalogových integrovaných obvodů (BNAO)“ v 3. ročníku studia tříletého bakalářskéhostudijního programu ELEKTROTECHNIKA, ELEKTRONIKA, KOMUNIKAČNÍ A ŘÍDÍCÍTECHNIKA (EEKR) oboru MIKROELEKTRONIKA A TECHNOLOGIE (B-MET).Předmětem kurzu je seznámení se základními bloky IO, postupy a pravidly návrhu topologií asimulací.2 Zařazení předmětu ve studijním programuPředmět Návrh analogových integrovaných obvodů (BNAO) je vyučován jako volitelnýoborový předmět v letním semestru třetího ročníku magisterského studijního oboruMikroelektronika a technologie v týdenním rozsahu 2 hod. přednášek + 3 hod. cvičení napočítači, celkem za semestr tedy 26 + 39 hod, čemuž odpovídá jeho ohodnocení 6 kredity.Nejdůležitější odborné předměty předcházejícího bakalářského stupně studia, na něžpředmět BNAO navazuje, jsou Elektronické součástky, Modelování a počítačová simulace, zteoretických předmětů pak Fyzika I, II a Matematika I, II.Předpokládá se, že posluchač je schopen aplikovat základní poznatky o polovodičovýchsoučástkách a základní principy teorie obvodů k analýze jednoduchých obvodů, tak k analýzea simulacím s využitím simulátorů elektronických obvodů.2.1 Úvod do předmětuV první části je uvedeno členění integrovaných obvodů, aspekty návrhu a nárokykladené na analogové integrované obvody. Důležitou částí je ukázka praktických návrhů asimulací základní bloků analogových IO (proudové zrcadla a referenční obvody, zesilovače).Jsou zde popsány jednotlivé postupy a pravidla pro návrh topologií (masek) analogových IO.V dalším textu je jsou uvedeny pasivní prvky realizovatelné na čipu, podrobný popiszákladních referenčních bloků (proudových i napěťových). Pokrčuje se analýzou a návrhemzákladních zesilovacích bloků. Poslední část textu je zaměřena na popis a návrh jednoduchéhotranskonduktančního zesilovače a seznámení se základním blokem pracujícím v proudovémmódu – proudovým konvejorem.2.2 Vstupní testNež začnete studovat předložený studijní text, projděte si zde uvedené úlohy, které Vámukážou, na kolik Vaše současné znalosti odpovídají vstupním požadavkům na úspěšnéstudium předmětu BNAO.1. úlohaVysvětlete pojem intrinzická vodivost.

Návrh analogových integrovaných obvodů (BNAO) 92. úlohaPopište I. a II. Kirchhoffův zákon.3. úlohaNakreslete polovodičový přechod PN a vysvětlete princip.4. úlohaDoplňte hodnoty rezistorů zatíženého děliče. Napájecí napětí 5 V, výstupní napětí 3 V,proud do zátěže 10 mA.5. úlohaV jakém režimu pracuje křemíkový bipolární tranzistor npn, jestliže napětí mezi jehoelektrodami jsoua) U BE =0,7 V, U CE =5,2 Vb) U BE =0,7 V, U CE =-5,2 Vc) U BE =-0,7 V, U CE =-5,2 Vd) U BE =0,7 V, U CE =-5,2 Ve) U BE =-5,2 V, U CE =0,7 V6. úloha

10 FEKT Vysokého učení technického v BrněV DD = 12 VR B =430 kR C = 2 kCBEZesílení =h 21E = 50Earlyho napětí U E =80 VR E = 1 kNa obrázku je nakresleno schéma zapojení křemíkového bipolárního tranzistoru.a) Vypočtěte proudy I B , I C , I E a napětí U BE ,U CE ,U BC za předpokladu, že pracovní bodtranzistoru že nastaven do aktivního normálního režimu.b) Načrtněte výstupní charakteristiky tranzistoru. Napište rovnici zatěžovací přímky anačrtněte její polohu ve výstupních charakteristikách, vyznačte souřadnice jejichprůsečíků s osami a polohu pracovního bodu.7. úlohaPracovní bod tranzistoru MOSFET je nastaven zapojením podle obrázkua) Určete, o jaký typ tranzistoru MOSFET jde.b) Vypočtěte polohu pracovního bodu tranzistoru, tj. napětí U GS , proud I D a napětí U DS .c) Nakreslete převodní charakteristiku a výstupní charakteristiky tranzistoru aznázorněte v nich polohu zatěžovací přímky a pracovního bodu tranzistoru.

Návrh analogových integrovaných obvodů (BNAO) 113 MOS tranzistorPrincip MOSFET tranzistoru je založen na modulaci koncentrace náboje působenímMOS kapacity. Struktura zahrnuje dva terminály (source, drain), které jsou zapojeny dosamostatných oblastí s vysokou koncentrací dopantu. Tyto oblasti mohou být typu P nebo N,ale obě musí být stejného typu, závisí to na typu MOS tranzistoru. Oblasti s vysokoukoncentrací dopantu jsou v obrázcích značeny „+“. Oblasti drainu a source jsou od sebeodděleny oblastí polovodiče opačného typu označovanou jako „body“. Tato oblast nemávysokou koncentraci dopantu (není zde značka „+“). Aktivní oblast je tvořena MOSkapacitou na jejíž elektrodu je připojen třetí terminál tranzistoru nazývaný gate (hradlo).Tento terminál je přímo nad „body“ a je izolován od ostatních oblastí tenkou vrstvičkou oxidukřemíku.Pokud je MOS tranzistor typu N jsou oblasti drain a source typu N+ a oblast podhradlem je typu P. Pokud je připojeno na hradlo kladné napětí vytvoří se pod ním inverznívrstvička typu N nazývaná kanál. Kanál spojuje oblasti source-drain a umožňuje průchodnosičů elektrického náboje (elektrický proud) mezi těmito oblastmi. Pokud je připojeno nahradlo nízké napětí (menší než prahové) nebo záporné, kanál mizí a nosiče náboje nemohoumezi oblastmi source-drain procházet (tranzistor je uzavřen, elektrický proud neprochází).Pokud je MOS tranzistor typu P jsou oblasti drain a source typu P+ a oblast podhradlem je typu N. Pokud je připojeno na hradlo záporné napětí (V GS ) vytvoří se pod níminverzní vrstvička typu P nazývaná kanál. Kanál spojuje oblasti source-drain a umožňujeprůchod nosičů elektrického náboje (elektrický proud) mezi těmito oblastmi. Pokud jepřipojeno na hradlo vyšší napětí (vyšší než prahové) nebo kladné, kanál mizí a nosiče nábojenemohou mezi oblastmi source-drain procházet (tranzistor je uzavřen, elektrický proudneprochází).Název source je odvozen od toho, že slouží jako „zdroj“ (source) nosičů náboje(elektronů pro kanál typu N a děr pro kanál typu P), které procházejí kanálem. Podobně jenazván drain jako místo kde nosiče z kanálů mizí (odtékají).V DSV GSDRAINGATEGATESubstrát(bulk)V BSn-SOURCEHradlový oxidInverzní kanáln-DRAINDepletiční vrstvaSOURCEP – substrátObr. 1 Řez NMOS strukturou a schematická značkaJak je vidět na Obr. 1 oblast source a drain je identická. Konečnou identifikaci oblastisource a drain vpodstatě provedeme napětím připojeným mezi tyto dvě oblasti. Oblast source

12 FEKT Vysokého učení technického v Brněje ta, která elektrony „dodává“ a drain je oblast, která je naopak pohlcuje (odebírá). Napětípřivádíme na hradlo, drain a také na substrát, v obrázku pomocí „zadního kontaktu“ (backcontact). Tato napětí jsou vztažena k source elektrodě.Koncepčně podobná struktura byla nezávisle patentována v roce 1930 Lilienfeldem aHeilem, ale první praktická demonstrace této struktury proběhla až v roce 1960.Podmínkou pro proces zesilování elektrického signálu je výkonové zesílení (tatopodmínka vpodstatě říká, že zesilovat může prvek, který umí zesílit napětí nebo proud,případně obojí). Součástka, která umí zesilovat proud i napětí je samozřejmě velmi žádaná.MOSFET takovou součástkou je.Proudové zesílení MOS tranzistoru lze vysvětlit jednoduše tím, že MOS žádný vstupníproud jednoduše nepotřebuje (a ani žádný proud vstupní svorkou neteče). Struktura má tedyteoreticky nekonečné proudové dc zesílení. Proudové zesílení je nepřímo úměrné kmitočtusignálu a dosahuje jednotkového zesílení na tranzitní frekvenci.Napěťové zesílení MOS tranzistoru je způsobeno proudovou saturací v oblasti vyššíchhodnot drain-source napětí, takže malá změna proudu způsobí velkou změnu napětí.3.1 Struktura a princip MOS tranzistoruPůdorys MOSFETu je na Obr. 2, kde délka kanálu L je identická s šířkou kanálu W.Poznamenejme jen, že skutečná délka hradla L není shodná s požadovanou délkou hradla, alespíše se blíží vzdálenosti oblastí drain a source pod hradlem. Překryv mezi oblastí hradla adrain/source je důležitý pro zajištění vodivé cesty (kanálu) mezi drain-source. Obvykle jesnahou, aby tento překryv byl co možná nejmenší – z důvodu minimalizace parazitníchkapacit.Obr. 2 Pohled na NMOS strukturu – principNapětí připojené na hradlo řídí (kontroluje) tok elektronů z oblasti source do drain.Kladné napětí přitahuje elektrony pod hradlo a vytváří pod ním vodivý kanál jinak nazývanýtaké inverzní vrstva. K vytvoření či udržení kanálu není potřeba žádný vstupní (hradlový)proud. Vidíme, že napětí na hradle ovládá (řídí) proud mezi drain a source.

Návrh analogových integrovaných obvodů (BNAO) 13Graf 3.1: Typický průběh výstupní charakteristiky NMOS tranzistoruPozn.: V dalším textu budeme dále uvažovat NMOS tranzistor.3.2 Analýza MOS tranzistoruV této kapitole ukážeme tři různé modely MOS tranzistoru, lineární model, kvadratickýmodel a model s variabilní velikostí depletiční vrstvy. Lineární model korektně předvídáchování MOS tranzistoru pro malá napětí drain-source, kdy MOSFET pracuje jako řízenýodpor. Model kvadratický bere v úvahu variaci napětí kolem kanálu mezi oblastí drain-source.Tento model se používá nejčastěji pro praktické výpočty. Nebere ovšem v úvahu různoutloušťku depletiční vrstvy podél kanálu. Poslední model zahrnuje i toto chování a je tedynejpřesnější.3.2.1 Lineární modelLineární model popisuje chování MOSFETu při nízkých napětích drain-source. Jakodkazuje samotný název modelu, lineární, model popisuje MOSFET v oblasti kde pracujejako lineární součástka. V této oblasti může být tranzistor modelován jako rezistor řízenýnapětím gate-source. V tomto režimu může MOSFET sloužit jako spínač pro analogové idigitální aplikace a nebo jako analogový dělič.Obecně je proud drainem možno vyjádřit jako celkový náboj v kanále (inverzní vrstvě)dělený časem, který nosiče náboje potřebují pro cestu mezi oblastmi drain a source.IQWLinvD= −( 3.1 )trkde Q inv je náboj inverzní vrstvy na jednotku plochy, W šířka hradla, L délka hradla a t rje tranzitní čas. Pokud je rychlost nosičů mezi drain-source konstantní potom tranzitní čas jeroven:

14 FEKT Vysokého učení technického v BrněLt r= ( 3.2 )vkde rychlost, v, je rovna produktu (součinu) pohyblivosti a intenzity elektrického pole:VDSv = µε = µ( 3.3 )LKonstantní rychlost implikuje konstantní elektrické pole, což znamená, že intenzitaelektrického pole je napětí mezi drain-source děleno délkou hradla. Toto vede k následujícírovnici pro proud drainemIDW= −µ Qinv⋅ ⋅VDS( 3.4 )LNyní předpokládejme, že hustota náboje v inverzní vrstvě mezi oblastmi drain-source jekonstantní. Předpokládejme, že hustota náboje v inverzní vrstvě je rovna mínus součinkapacity na jednotku plochy a napětí gate-source minus prahové napětí, pakinvox( VGS−VT) pro VGSVTQ = −C, >( 3.5 )Náboj inverzní vrstvy je roven nule pokud napětí na hradle je menší než prahové napětí.Náhradou náboje inverzní vrstvy v rovnici pro proud drainu dostáváme lineární modelIDW= µ Cox( VGS−VT) VDS, pro VDS

Návrh analogových integrovaných obvodů (BNAO) 15zvyšuje spolu se zvyšujícím se napětím hradla. Obrázek také ilustruje možnost využitíMOSFETu jako napětím řízeného rezistoru.3.2.2 Kvadratický modelKvadratický model využívá stejných předpokladů jako předchozí model lineární.Jedinou výjimkou je náboj v inverzní vrstvě – ten se mění podél délky kanálu.Odvození je založeno na faktu, že proud je kontinuální skrz kanál. Proud je také závislýna lokálním napětí uvnitř kanálu, >I>V C .Předpokládejme nyní malý kousek struktury s délkou dy>/I> a napětím v kanále V C +V S .Lineární model popsaný rovnicí ( 3.6 ), aplikovaný na tuto naši vybranou oblast, dáváIDW= µ Cox( VG− VS− VC− VT) dVC( 3.7 )dyKde napětí drain-source je zaměněno za napětí v kanále. Obě strany rovnice mohou býtintegrovány přes oblast drain-source, jinými slovy od 0 do délky kanálu L, a napětí v kanálese mění od 0 do V DS .L∫0IDoxVDS∫( VG−VS−VC−VT) dVCdy = µ C W( 3.8 )Proud drainem, I D , je konstantní a tak po integraci dostávámeID02W ⎡V ⎤DS= µ Cox( VGSVT) VDSpro VDS< ( VGS−VT)L⎢ − − ⎥,( 3.9 )⎣2 ⎦Proud drainem nejdříve roste lineárně spolu s napětím drain-source, pak dosahujemaxima. Podle výše uvedené rovnice proud může dále klesat a eventuelně se stát i záporným.Hustota náboje na konci kanálu u oblasti drain je nulová v maximu a mění znaménko připoklesu proudu oblastí drain. Náboj inverzní vrstvy se blíží nule a mění znaménko spolus tím, jak dochází k akumulaci děr u přechodu. Tyto díry nemohou přispět k proudu drainuprotože oblast drain/substrát je reverzně polarizované dioda p-n a díry se nemohou dostat dooblasti drain. Proud tedy dosáhne svého maxima a dále zůstává stejný i při dalším zvyšovánípotenciálu drain-source. Toto chování se označuje jako proudová saturace.Saturační proud se tedy objeví, pokud napětí V ds je rovno napětí Vgs-Vth. Velikostsaturačního proudu je potom určena rovnicíI( V −V)2W GS TD, sat= µ Cox, pro VDS> ( VGS−VT)( 3.10 )L2Kvadratický model vysvětluje typickou C-V charakteristiku MOS tranzistoru, která jenormálně zobrazována pro více různých napětí V gs . Ukázka je na Graf 3.3. Saturační oblastzačíná napravo od tečkované hranice, která je dána I = µ C W/L VD ox DS2

16 FEKT Vysokého učení technického v BrněI D [mA]Kvadratický model výstupní charakteristiky NMOS tranzistoru2,521,510,500 5 10 15 20 25 30V DS [V]Graf 3.3: Výstupní charakteristika NMOS tranzistoru – kvadratický modelI = 0 , pro V < V( 3.11 )DPro záporné hodnoty napětí drain-source je tranzistor kvadratickým modelem popsánrovnicí ( 3.9 ). Je ale možné polarizovat p-n diodu přechodu drain-bulk do propustného stavu.Potom celý model musí obsahovat p-n diody mezi source-bulk a drain-bulk.Kvadratický model se využívá pro výpočet některých malosignálových parametrů,jmenovitě transkonduktance,g m , a výstupní vodivosti, g d .Transkonduktance popisuje změnu výstupního proudu (drain) v závislosti a vstupnímnapětí hradla při konstantním napětí drain-sourcegδITranskonduktance v kvadratické oblasti je dánaGST∆Dm= ( 3.12 )δVGSV DSWgm, quad= µCoxVDS( 3.13 )LJe tedy přímo úměrná napětí drain-source pro V DS < V GS – VT. V saturační oblasti jetranskonduktance konstantní a je dánaWgm, sat= µ Cox( VGS−VT)( 3.14 )LVýstupní vodivost kvantifikuje změnu výstupního proudu (drain) v závislosti sezměnou napětí drain-source, při konstantním V gs

Návrh analogových integrovaných obvodů (BNAO) 17gδI∆Dd= ( 3.15 )δVDSV GSVýstupní vodivost v kvadratické oblasti klesá s rostoucím napětím drain-sourceWgd, quad= µ Cox( VGS−VT−VDS)( 3.16 )LA je nulová když se MOS tranzistor nachází v saturacigd , sat= 0( 3.17 )Příklad 3.1Vypočtěte proud drain NMOS tranzistoru jehož V T =1V, W=10um, L=1um a t ox =20nm.Pracovní bod je nastaven takto: V GS =3V, V DS =5V. K výpočtům použijte kvadratický model,povrchová pohyblivost nosičů je 300cm 2 /V a V BS =0V.Vypočtěte také přenosovou vodivost (transkonduktanci) při V GS =3V a V DS =5V.Porovnejte její velikost s výstupní vodivostí při V GS =3V a V DS =0V.MOSFET se nachází v saturačním režimu při splnění podmínky V DS > V GS - V T .Potom tedy výstupní proud (drain) je roven:ID,sat= µ CoxWL( V −V)GS23,9 ⋅8,85⋅10= 300⋅−720⋅10T2−1410⋅1( 3 −1)Přenosová vodivost (transkonduktance):gm= µ CoxWL( V −V)GS3,9 ⋅8,85⋅10= 300 ⋅−720 ⋅10a výstupní vodivost:gd= µ CoxWLT−14( V −V−V)GS3,9 ⋅8,85⋅10= 300⋅−720⋅10TDS−14101⋅10⋅122= 1,04 mA( 3 −1) = 1,04 mS( 3−1−0) = 1,04mSPokud změříme proud drainem v saturační oblasti zjistíme, že není konstantní, jakpředpokládá kvadratický model. Místo toho lehce roste se zvyšujícím se napětí drain-source.Modulace délky kanálu je název jevu, který toto chování způsobuje. Příčinou je zkráceníkanálu u oblasti drain. Jednoduchý empirický model, který zahrnuje tento efekt je popsánI2( VGS−VT) ( 1+VDS) pro VDS> ( VGS−VTW= µ C,) ( 3.18 )L 2D, sat oxλkde λ je parametr modulace délky kanálu.

18 FEKT Vysokého učení technického v Brně3.2.3 Model s proměnnou šířkou depletiční vrstvyNyní se zaměříme na model s měnící se tloušťkou depletiční vrstvy, který uvažujezměny náboje depletiční vrstvy mezi oblastí drain-source. Tato změna je způsobena měnícímse potenciálem v kanále.invox( VGS−VT) pro VGSVTQ = −C, >( 3.19 )Sem nyní doplníme implicitní závislost prahového napětí na náboji v depletiční oblastiVT= VFB+ VC+2εqN( 2ϕ+ V + V )S a F SB C2 ϕF+( 3.20 )CoxNapětí V C je rozdíl mezi napětím v kanále a napětím source. Můžeme aplikovat lineárnímodel na maličkou část kanálu délky y začínající u source oblasti a s tloušťkou dy. Napětív tomto zkoumaném místě je rovno V C+VS, zatímco napětí přes tuto malou část kanálu jerovno dV C . Z tohoto potom dostávámeID= µ CnoxWdy( 2ϕ+ V V )⎛ 2εqN+⎜VGS−VFB−VC−⎜⎝S a F SB C2 ϕF−dVCC⎟( 3.21 )oxObě strany rovnice mohou být integrovány přes oblast source-drain, kdy y se mění od 0po délku kanálu L, a V C se mění od 0 k V DS . Dostáváme:Integrací dostávámeL∫0IIDDdy = µ Cnnox− µ WµnCoxW⎛= ⎜VL ⎝2 W− µn3 LGSWVVDS∫0DS∫ ( VGS− VFB− VC− 2ϕF)0−V2εqNS2εqNFBaSadV( 2ϕF+ VSB+ VC) dVCVDS−VC− 2ϕF−222( 2ϕ+ V ) ( ) )3− 2ϕ+ V3FDB⎞⎟V⎠DSFSBC⎞⎟⎠( 3.22 )( 3.23 )CV charakteristiky jsou na Graf 3.4 spolu s charakteristikami získanými pomocíkvadratického modelu. Opět předpokládáme, že proud drainu vstupuje do saturace ve svémaximální hodnotě a inverzní vrstva vytvořená z děr nemůže v NMOS struktuře existovat.Napětí, při kterém vstupuje MOS do saturace je potom dánoV⎪⎧2ε⎪⎫SqNaCox= VGS−VFB− 2ϕ F− ⎨ 1+2 ( V − ) −12GBV ⎬ ( 3.24 )Cox⎪⎩εSqNa⎪⎭DS , satFB

Návrh analogových integrovaných obvodů (BNAO) 19I D [mA]10Kvadratický modelModel s proměnnou šířkou depletiční vrstvy98765432100 1 2 3 4 5 6V DS [V]Graf 3.4: Porovnání modelu kvadratického s modelem s proměnnou šířkou depletiční vrstvyObrázek ukazuje jasně rozdíl mezi oběma modely: u kvadratického modelu dostávámevětší proud drainem v porovnání s přesnějším modelem zahrnující chování depletiční vrstvy.Pro transkonduktanci stále platí rovnice ( 3.1 ). Pokud zkombinujeme tuto rovnici s rovnicípro saturační napětí ( 3.24 ) dostaneme:g⎡⎪⎧2Wε⎪⎫⎤SqNaCox= µnCox⎢VGS−VFB− 2ϕF− ⎨ 1+2 ( V − ) −1⎬⎥2GBV( 3.25 )L ⎢Cox⎣⎪⎩εSqNa⎪⎭ ⎥⎦m, satFBNyní je transkonduktance téměř lineárně závislá na V GS , takže stále může být psána veformě rovnice ( 3.10 ) pouze s modifikovanou hybností µ nkde je µ n rovnaWgmsat= *,µnCox( VGS−VT)( 3.26 )L⎛⎞⎜⎟⎜⎟*1µn= µn⎜1 −⎟( 3.27 )2⎜ 2( 2ϕF+ VSB) Cox⎟⎜1+⎟⎝qNaεs ⎠Výraz pod odmocninou závisí na poměru kapacity oxidu a kapacity depletiční vrstvy přivzniku inverze (na jejím počátku). Protože tento poměr je větší než 1 téměř u všechtranzistorů, tak modifikovaná pohyblivost je až o 10 až 40 procent menší než aktuální. Tutoefektivní pohyblivost lze využít v kvadratickém modelu a výsledkem je jednodušší, ale přesnýmodel MOSFET tranzistoru.Příklad 3.2:

20 FEKT Vysokého učení technického v BrněZopakujte zadání Příklad 3.1, ale namísto kvadratického modelu použijte models proměnnou depletiční vrstvou. Použijte V FB =-0.807 V a N a =10 17 cm -3 .Nejdříve zjistíme, zda se MOSFET nachází v saturační oblasti, spočítáme saturačnínapětí V DS,sat :VDS , sat= VGS−V= 1,39VFBεSqN− 2ϕF−2Coxa⎪⎧⎨⎪⎩2Cox1+2ε qNVýstupní proud (drain) potom získáme z rovniceIDSa( V −V)GBFB⎪⎫−1⎬⎪⎭22( 2ϕ+ V ) ( 2 V ) )3− +3µnCoxW⎛VDS⎞ 2 W= ⎜VGS−VFB−VC− 2ϕF− ⎟VDS− µn2εSqNaF DBϕFL ⎝2 ⎠ 3 L= 0.7mASBPřenosová vodivost je rovna:gm,sat= µ CnoxWL= 0,52mS⎡⎢V⎢⎣GS−VFBεSqN− 2ϕF−2Coxa⎪⎧⎨⎪⎩2Cox1+2ε qNSa( V −V)GBFB⎪⎫⎤−1⎬⎥⎪⎭ ⎥⎦což odpovídá modifikované pohyblivosti µ n * = 149 cm 2 /Vs. Výstupní vodivost přiV DS =0 V je rovna:IDgd = ∆ δ=1, 04mSδVDS V GSVidíme, že výstupní vodivost je rovna výstupní vodivost z Příklad 3.1. To odpovídá,neboť pro V DS =0 je depletiční vrstva kolem kanálu konstantní.3.3 Prahové napětí MOS tranzistoruV této části se budeme zabývat prahovým napětím a budeme diskutovat jeho závislostna potenciálu substrátu, tzv. substrate bias effect.3.3.1 Prahové napětí – výpočtyPrahové napětí je součtem flatband napětí, dvojnásobku potenciálu bulku (substrátu) anapětí na oxidu (vzniká díky náboji depletiční vrstvy)VT= VFBkde flatband napětí, V FB , je dáno++2εqN( 2ϕ+ V )S a F SB2 ϕF( 3.28 )Cox

Návrh analogových integrovaných obvodů (BNAO) 21s využitímaVφFBMS= φMSQ−Cfox1−Coxtox∫0xxoxρox( x)dx⎛ Eg⎞= φM−φS= φM−⎜ χ + + ϕF⎟⎝ 2q⎠( 3.29 )( 3.30 )NdϕF= Vtln , n − substrát( 3.31 )niPrahové napětí PMOS tranzistoru s ntyp substrátem dostaneme z následující rovniceVT= VFBkde flatband napětí V FB je dánosaVφFBMS+ 2 ϕ += φMSFQ−Cfox2εqNS1−Coxtox∫0axx( 2ϕ+ V )CoxρoxoxF( x)dx⎛ Eg⎞= φM−φS= φM−⎜ χ + + ϕF⎟⎝ 2q⎠SB( 3.32 )( 3.33 )( 3.34 )NdϕF= Vtln , n − substrát( 3.35 )niPrahové napětí závisí na hustotě dotace a toto je na Graf 3.5‚ (pro NMOS i PMOSs hliníkovým hradlem)

22 FEKT Vysokého učení technického v BrněPrahové napětí [V]432NMOS10-1-2-3PMOS-4-51,E+14 1,E+15 1,E+16 1,E+17 1,E+18Dotace [cm -3 ]Graf 3.5: Hustota dotace pro nMOS i pMOS s hliníkovým hradlemPrahová napětí obou typů tranzistorů jsou v případě nízkých koncentrací dotací lehcezáporné, a jejich rozdíl je roven 4 násobku absolutní hodnoty potenciálu substrátu (bulk).Prahové napětí NMOS tranzistoru roste se zvyšující se úrovní dotace, v případě PMOStranzistoru je trend opačný (klesá). Změna flatband napětí v důsledku náboje oxidu způsobísnížení prahového napětí, pokud tento náboj bude kladný, a zvýšení v případě zápornéhonáboje.3.3.2 Předpětí substrátu („substrate bias effect“)Napětí připojené k substrátu působí na prahové napětí tranzistoru. Potenciál mezisource a bulk, V BS , mění šířku depletiční vrstvy a tím také mění napětí na oxidu (díky změnámnáboje v depletiční vrstvě). Pokud budeme tyto změny uvažovat, dostaneme upravenourovnici pro prahové napětíVT= VFB+ 2 ϕ +F2εqNSa( 2ϕ+ V )Změnu prahového napětí vlivem napětí source-bulk můžeme vyjádřitTCox( 2ϕ+ V − ϕ )Kde γ je body efekt parametr, který lze vyjádřitFSBFFSB( 3.36 )∆ V = γ 2( 3.37 )γ2εqNS a= ( 3.38 )CZměna prahového napětí při změnách napětí bulk-source jsou vidět v grafu.Předpokládané charakteristiky jsou znázorněny pro kvadratický model a model s proměnnoudepletiční vrstvou.ox

Návrh analogových integrovaných obvodů (BNAO) 23I D[ A ]0,060,05Kvadratický modelModel s proměnou šířkou depletiční0,040,030,020,0100 1 2 3 4 5V G [V]Graf 3.6: Vliv napětí bulk-source na prahové napětíPrvní čeho si můžeme všimnout je, že posun v prahovém napětí je stejný pro obamodely. Tranzistory pracující při prahovém napětí se dostávají do saturace při nulovém napětídrain-source, takže depletiční vrstva je rovnoměrná v celé délce kanálu. Jakmile se drainsourcenapětí zvýší, proud roste, ale uvidíme rozdílné výsledky obou modelů. Tento rozdíl sesnižuje s velikostí záporného napětí připojeného na bulk – depletiční vrstva se rozšíří, cožpotom redukuje relativní změnu v depletiční vrstvě způsobené zvýšením napětí drain-source.Příklad 3.3:Vypočtěte prahové napětí NMOS tranzistoru za následujících podmínek: VBS = 0, -2.5, -5, -7.5 a -10 V. Substrát kapacitoru má dotaci Na = 10 17 cm -3 , tloušťka oxidu je 20 nm(ε ox = 3.9 ε 0 ) a hliníková elektroda (gate) má potenciál (Φ M = 4.1 V). Předpokládejme, žev oblasti oxidu ani v přechodu oxid-křemík není žádný vázaný náboj.Prahové napětí při VBS = -2.5 V je rovno:VT= VT 0+= −0,09+γ ⎛⎜2ϕF ⎝0,75 ⎛⎜2⋅0,42⎝VSB1+2ϕF⎞−1⎟⎠Body effect parametr jsme získali z:2,5 ⎞1+−1⎟= 0,73V2⋅0,42⎠−14−19172ε SqNa2⋅11,9⋅8,85⋅10⋅1,6⋅10⋅10−12== 0,75−14−7Cox3,9 ⋅8,85⋅1020⋅10γ = VPrahová napětí pro různé napětí substrátu jsou uvedena v následující tabulceV BS -2,5V -5V -7,5V -10VV T 0,73V 1,26V 1,68V 2,04V

24 FEKT Vysokého učení technického v Brně3.4 SPICE model MOSFETuSPICE model MOS tranzistoru obsahuje množství obvodových prvků modelujícíparazitní jevy a některé procesní parametry související s technologií výroby. Syntaxe MOSmodelu obsahuje parametry, které návrhář může kontrolovat.3.4.1 MOSFET syntaxeM + [L=][W=][AD=][AS=]+ [PD=][PS=][NRD=][NRS=]+ [NRG=][NRB=]L délka kanálu, W šířka kanálu, AD plocha drainu, AS plocha sourcePD obvod drainu, PS obvod source.Př.M1 3 2 1 0 NMOS L=1u W=6u.MODEL NFET NMOS (LEVEL=2 L=1u W=1u VTO=-1.44 KP=8.64E-6+ NSUB=1E17 TOX=20n)kde M1 je jeden určitý tranzistor v obvodu, zatímco model tranzistoru NFET používávestavěný model NFET, který specifikuje procesní a technologické parametry MOStranzistoru. Seznam vybraných SPICE parametrů a jejich vztah k diskutovaným parametrůmv textu je ukázán v Tab. 1.Tab. 1: Vybrané SPICE parametry a příslušné rovniceParametr SPICETOXKPVT0GAMMANSUBVFB+ ψ +F= γ =Výpočett oxµC ox2εqNSsCoxCaox2εqNN d ; N aU0 µLAMBDAVMAXλv sata( 2ψ)F

Návrh analogových integrovaných obvodů (BNAO) 25Následuje ukázka dalších parametrů, jejichž specifikace rozšiřuje přesnost použitého modelu:LD – délka laterální difúzeRD – odpor oblasti drainRG – odpor oblasti gateIS – saturační proud substrátového PN přechoduCBD – kapacita PN přechodu bulk-drainCGSO/CGDO – kapacita překrytých oblastí gate-source(drain) vztažena na délku kanáluXJ – hloubka kovových spojůWD – šířka laterální difúzeRS – odpor oblasti sourceRB – odpor oblasti bulkJS – I S /S substrátového PN přechoduCBS – kapacita PN přechodu bulk-sourceKapacita překrytých oblastí gate-source(drain) vztažena na délku kanálu je odvozena zevzorce:εox∆LCGS0 = CGD0=( 3.39 )toxObr. 3 Obvodový model MOS tranzistoru pro oblast velkých signálů3.5 Výroba a technologie MOSMOSFET technologie se během uplynulých 3 desetiletí poměrně dramaticky proměnila.Začalo se s 10 µm PMOS procesem, kde se využívalo hliníkových hradel a jedna vrstvavodičů (metal layer), rok 1970. Současností je 0,1µm CMOS proces s poly-Si hradly a až 6vrstvy metalových vodičů. Přešlo se od difúze dopantu k iontové implantaci, od kovového

26 FEKT Vysokého učení technického v Brněhradla k hradlu poly-Si, od tepelné oxidace k depozici oxidu Si, od mokrého chemickéholeptání k suchému leptání a nyní od hliníkových vodičů (2 % Cu) k vodičům měděným.3.5.1 Výrobní procesKrátkým pohledem jsme zjistili, že MOS proces během uplynulých desetiletí prodělalpoměrně významný vývoj. V 70-tých letech minulého století byl dominantní PMOS process hliníkovým hradlem a vodiči (metal layers). Jednotlivé technologické výrobní kroky tohototehdy běžného výrobního procesu jsou v Tab. 2.Hlavním problémem v těchto dobách bylo prahové napětí. Kladně nabité ionty v oxidusnižovaly jeho hodnotu. Používání PMOS tranzistorů tak bylo spíše možností než běžnoupraxí.Teplotní oxidace křemíku v kyslíkové atmosféře nebo v prostředí vodní páry umožňujevytvářet kvalitní hradlové oxidy s dobrou kontrolou jejich tloušťky. Stejný proces se častotaké využívá při difúzních procesech a vytváření pasivačních a izolačních vrstev. Existují lidé,kteří tvrdí, že univerzálnost a kvalita oxidačního procesu je jedním z nejdůležitějšíchargumentů proč se upřednostňuje křemík před germaniem.Oxid se dá velmi lehce odleptat kyselinou fluorovodíkovou (HF) aniž by nějakporušovala křemíkovou vrstvu nacházející se pod oxidem. Kyselina fluorovodíková rozpouštíSiO 2 selektivně, tj. nereaguje s křemíkem. Pro jemnější motivy jsou mokré leptací postupyhrubé a často vedou k podleptávání (je to izotropní proces), nedovolují vytváření struktur srozměry detailů pod 2 až 3 µm. Mokré leptání vyžaduje také řadu následných operací (mytí,oplachování, sušení). Používané chemikálie jsou zdraví škodlivé. Řešení je v použití tzv.suchého leptání.Tab. 2: Technologické výrobní kroky běžného výrobního procesuLitografická operace Výrobní operace Technologický proces1 Růst oxiduLeptání oxiduDifúze source/drain2 Leptání oxiduRůst hradlového oxiduTeplotní oxidaceLeptání kyselinou HFDifúze bóruLeptání kyselinou HFTeplotní oxidace3 Leptání vrstvových propojů Leptání kyselinou HF4 Depozice hliníkových plochNapařováníLeptání hliníkuMokré (chemické) leptáníÚprava kontaktů, redukce Žíhání v atmosféře H 2 /N 2povrchového napětíSuché leptání využívá chemické procesy (chemická reakce v nízkotlakém výboji) nebofyzikální procesy (fyzikální působení urychlených iontů), případně jejich kombinaci. Podletoho rozlišujeme plazmochemické leptání, iontové leptání - vf odprašování nebo iontovévymílání , reaktivní iontové leptání.Hliník je napařen na celý waffer a potom je leptán. Výsledkem procesu jsou hliníkováhradla a vodiče, které propojují jednotlivé struktury. Do směsi se přidává malé množství mědi(~2%), která zlepšuje odolnost hliníku vůči elektromigraci. Elektromigrace je pohyb atomůvlivem srážek s elektrony pohybujícími se vodičem. Tento efekt může způsobit přerušení

Návrh analogových integrovaných obvodů (BNAO) 27vodiče a velmi souvisí se spolehlivostí a životností čipu. Obvykle se problém objevuje vmístech s velkou proudovou hustotou, úzkých vodičích, v rohových strukturách či případechkdy vodič překonává nerovnost (skok) oxidové vrstvy, na které leží. Malá příměs mědi zpevnístrukturu hliníkové vrstvy a omezí vliv tohoto nepříjemného jevu.Žíhání metalu v dusíko-vodíkové atmosféře (N 2 /H 2 ) se využívá k vylepšení kontaktumetal-polovodič a redukci povrchového napětí přechodu polovodič-hradlový oxid.Jak je vidět v Tab. 3 výrobní proces se poměrně výrazně změnil. Změny jsou hlavně vzavádění nových procesních kroků, které mají za úkol vylepšovat vlastnosti čipu, jako jsoulepší výkonnost, spolehlivost a výtěžnost výrobního procesu. Jednou z největších anejdůležitějších změn je zkrácení minimální délky kanálu MOS tranzistoru (vpodstatě jde okontinuální proces, alespoň prozatím). Kratší délka kanálu umožňuje rychlejší průchod nosičůnáboje kanálem a tím výrobu rychlejší struktury (max. kmitočet). Navíc samozřejmězmenšení délky kanálu přináší menší plochu MOS struktury a umožňuje tak vyrobit na stejnéploše čipu větší množství MOS tranzistorů než v minulosti. Jak se technologie zlepšuje, jemožné také zvětšovat celkovou velikost čipu a tak množství tranzistorů na čipu roste ještěrychleji. S novými technologiemi se zvětšil také waffer a můžeme na něj umístit většímnožství čipů. Tím dochází k redukci počtu nevyhovujících čipů, které se nacházejí naokrajích wafferu, a výsledkem je klesající cena čipu (více čipů na waffer snižuje se cenačipu).Další změny se dají rozdělit mezi vylepšení technologického procesu a obvodovévylepšení. Toto rozdělení nemůže být striktní, protože obvodové vylepšení obvykle vyžadujínový nebo vylepšený výrobní proces.Hlavním obvodovým vylepšením či změnou je využívání obvodů CMOS, tj. obvodů,obsahující tranzistory typu N i P. V začátcích MOS technologií byli PMOS tranzistorynahrazovány tranzistory NMOS, hlavně kvůli lepší pohyblivosti elektronů a kvalitnějšímuvýrobnímu procesu. Zátěže tvořené obohacenými typy tranzistorů byly vyměněny za rezistorya poté za MOS tranzistory ochuzeného typu čímž bylo dosaženo rychlejších obvodů a širší(větší) pracovní oblasti. Analogové obvody se ubíraly podobnou cestou. Plně komplementárnítechnologii použila jako první firma RCA, ale neujala se okamžitě, protože obvody bylypomalejší a zabírali větší plochu než jejich ekvivalenty pracující v „ochuzené“ NMOStechnologii. Jakmile se však počet tranzistorů na čipu začal zvětšovat, výhody CMOStechnologie se stávaly stále zřetelnější. Výhodou byly hlavně mnohem menší výkonové ztrátya širší pracovní oblast. CMOS technologie se stala výhodnou, jakmile se počet tranzistorů načipu dostal do řádu tisíců. Dnes je CMOS technologie dominantní technologiípolovodičového průmyslu. Hlavním trumfem je redukce výkonových ztát na desetinu vporovnání s jinými technologiemi a tato vlastnost vyvažuje i to, že CMOS obvody jsou o 30–50 % pomalejší a zabírají více místa na čipu.Vylepšení výrobních procesů se dá opět hypoteticky rozdělit na vylepšení mající zaúkol zlepšení obvodové vlastnosti a ty, které mají za úkol zlepšit spolehlivost a výtěžnost.Toto rozdělení je opět poněkud zavádějící, ale je dobré vědět, jaký vliv mají různé procesy nacelkové vlastnosti čipu. Do skupiny vylepšení, které se vážou k výrobě (spolehlivost,životnost, výtěžnost) patří CVD depozice, iontová implantace, RIE leptání, naprašování,planarizace a deuteriové žíhání. Procesní kroky, které přímo ovlivňují elektrické vlastnostistruktur, jsou self-aligned výrobní proces polySi hradel, kapacitory ze silicidových vrstev,LOCOS izolace, víceúrovňové vedení metalových spojů a měděné metalové spoje.Self-aligned poly-silicon gate proces se objevil ještě před CMOS technologií a označujezačátek éry moderních MOSFET tranzistorů. Self-aligned (samočinně soukryvné) struktury(kap. 3.5.2) jsou vyráběny s využitím hradla jako masky pro aktivní oblasti source-drain.

28 FEKT Vysokého učení technického v BrněIonty s vysokou energií způsobují na krystalech poruchy a tyto poruchy musejí být pozdějiodstraněny pomocí žíhání za vysokých teplot (~800 °C). Z tohoto důvodu nelze použít namateriál hradla hliník. Jako vyhovující materiál se ukázal dotovaný polySi, který nemění svérozměry ani za vysokých teplot používaných při žíhání. Self-aligned proces snížil parazitníkapacity mezi hradlem a drainem a zlepšil tak kmitočtové vlastnosti MOS struktur (rychlejšílogika, širší frekvenční pásmo u analogových obvodů). Další přidaná vrstva na polySi hradlo,silicidace, snížila rezistivitu materiálu hradla. Self-aligned proces také zmenšil celkovouvelikost MOS tranzistoru a zvýšil tak hustotu MOS struktur v rámci čipu. Pasivační oxid bylzaměněn za lokální izolační oxidové struktury (LOCOS), kdy Si 3 N 4 vrstva se využívá jakoochrana před oxidací samotné MOS struktury.Poznámka: Přesnost soukrytuV současné době je závažnějším problémem přesnost soukrytu, nebo-li přesnost překrytípo sobě následujících masek, než vlastní rozlišovací schopnost. Pro existující technologievýroby IO, využívající samosoukrytu, je kritická nepřesnost překryvu, rovnající se jednétřetině rozměru minimálního detailu. Pro stabilní technologii se proto požaduje maximálnínepřesnost soukrytu rovná jedné čtvrtině, nebo ještě lépe, jedné pětině rozměru minimálníhodetailu.Více metalových úrovní bylo nezbytně nutné ve chvíli, kdy vzrostl počet tranzistorů načipu. Uvádí se, že počet nutných metalových spojů roste s druhou mocninou počtu tranzistorůa celková délka spojů roste lineárně se zvětšující se velikostí čipu. Metalové vrstvy jednodušeleží nad sebou a jsou odděleny izolační vrstvou. Propojování mezi jednotlivými vrstvamimetalu se děje pomocí vrstvy zvané via. Technologie s větším počtem úrovní metalů (dnesvpodstatě veškeré moderní technologie) ovšem narážejí na problém spojený právě s existencítěchto metalových vrstev. Při stálém zmenšování samotné struktury MOS tranzistoru narůstávliv parazitních kapacit, které jsou spojeny právě s těmito metalovými vrstvami. Tyto potomzpůsobují vážné omezování výkonnosti obvodů (při špatném návrhu). Parazitní kapacityspojené s metalovými vrstvami se stávají u moderních technologií velkou výzvou a jsoujakýmsi úzkým hrdlem současných technologií. Zavedení měděných spojů namísto vodičůhliníkových umožnilo zvýšit hustotu routování a snížilo parazitní odpor vodičů.

Návrh analogových integrovaných obvodů (BNAO) 29Tab. 3: Změny v MOS technologických procesechParametry prvních výrobních procesůParametry současných výrobníchprocesůDélka kanálu 10 µm Délka kanálu 0,1 µmRozměr wafferu 1 inchPlocha čipů 2x2 mmTeplotní oxidaceIzolace oxidemIontová difúzePMOSOdporová zátěžHliníková hradlaHliníkové cesty s 2% dotací mědiRozměr wafferu 300 mmPlocha čipů 1x2 cmDepozice CVDIzolace LOCOS, izolační příkopyIontová implantaceNMOS, CMOSDepletiční zátěž, komplementárnízátěžPolySi/Silicidová, samočinněsoukryvná hradlaMěděné cesty2 hladiny metalových cest bez planarizace Až 6 hladin s planarizací awolframovými spojiNapařování kovuNaprašování kovu2Žíhaní v: H 2 Deuteriu ( H)Namísto klasické tepelné oxidace je dnes využíváno pro vytváření izolačních vrstevchemické napařování (Chemical vapor deposition, CVD). Hlavní výhodou je, ženespotřebovává pro vytvoření oxidové vrstvy křemík, na kterém má být oxidová vrstvavytvořena. Není zde tedy omezení tloušťky této vrstvy a mohou se napařovat i jiné materiálynež SiO 2 (např. Si 3 N 4 ). CVD se také často využívá pro napařování těžko tavitelných kovů jakoje wolfram.Iontová implantace nahradila difúzní proces hlavně díky své přesnosti a homogenitědotace ve vytvářené oblasti. Suché leptání zahrnující reaktivní iontové leptání (RIE) a leptáníiontovým paprskem je náhradou mokrého leptání. Tyto leptací procesy nechávají vícehomogenizované okraje a lépe se kontrolují, stejně jako velmi často využívané anisotropníleptání. Selektivita (tj. odleptávání pouze určitého materiálu) mokrého leptání není s těmitotechnikami dosažitelná, ale je vyvážena dosaženou homogenitou okraje leptaného materiálu.Naprašování plně nahradilo napařování při vytváření metalových struktur. Naprašovánívykazuje lepší přilnavost (adhezi) a také se lépe řídí tloušťka vytvářené vrstvy. Je to takévhodnější technika pro nanášení těžko tavitelných kovů a silicidaci. Silicidace je procespřípravy silicidu kovu. U obvodů VLSI je limitujícím faktorem relativně vysoká hodnotaodporu dopovaného poly-Si a kontaktních odporů. Možnost řešit uvedený problém spočívá vnáhradě polySi vrstvy silicidy těžkých kovů. Zvláště disilicidy WSi 2 , MoSi 2 , TiSi 2 a TaSi 2jsou pro tento účel velmi vhodné, protože mají dostatečně nízký měrný odpor, dobrou teplotnístabilitu, lze je oxidovat a mají nízký kontaktní odpor na hliníkovou metalizaci. Silicidy sedříve připravovali simultánním napařováním obou komponentů ve vakuu.

30 FEKT Vysokého učení technického v BrněPlanarizace je technologický proces, který po každém technologickém kroku zarovnáváhorní vrstvu wafferu. Účelem planarizace je hladký povrch wafferu což umožňuje využítvelmi jemných litografických procesů v každé fázi výroby čipu. Planarizace umožňuje takévytvářet hustou síť víceúrovňového propojování metalovými vodiči.3.5.2 Technologie polySi hradlaJedním z prvních vylepšení technologie bylo zavedení polySi hradel. Hradla z polySiumožňují využít self-aligned polySi gate proces, jehož prostřednictvím jsou vytvářenypřesnější a kompaktnější struktury. PolySi hradlo je využito jako maska během procesuiontové implantace při vytváření oblastí source a drain. Vytvořené oblasti jsou soukryvné shradlem. Výsledná struktura má potom i menší plochu. Navíc je tímto způsobem eliminovánai velká část parazitní kapacity gate-drain.Dalším vylepšením této techniky je využití slabě dotované drain struktury (low-dopeddrain structure, LDD). Ukázka je na Obr. 4. První mělký implant je využit pro kontakt sinverzní vrstvou pod hradlem. Mělký implant má pouze velmi malý přesah okraje hradla adrain/source oblasti. Po přidání bočních hrazení kolem hradla je vyroben hluboký implantpřes oblast implantu mělkého. Tento hluboký implant má nízký sériový parazitní odpor.Kombinace těchto dvou typů implantu vede k minimalizaci parazitního odporu a parazitníkapacity která vzniká překryvem hradla a oblasti drain/source.Obr. 4 Technologie polySi hradlaNa Obr. 4 je také vidět lokální izolační vrstva LOCOS. Využití polySi na hradlo MOSstruktury má také nevýhody. Jednou z nich je vyšší rezistivita než v případě hradla z hliníku.V případě dlouhých spojů z polySi může nastat problém s velkou RC konstantou. Proceszvaný silicidace (úprava pokovením či implantace tenké kovové vrstvičky na hradlo; WSi,TaSi, CoSi apod.) může pomoci toto velké RC zpoždění redukovat. Také využívání polySipouze jako materiálu pro hradla a ne jako vodičů lokální úrovně může minimalizovat RCkonstantu.3.5.3 CMOS technologieKomplementární MOS obvody vyžadují NMOS a PMOS tranzistory na jednomsubstrátu. Tzn., že v případě p substrátu musíme využít n-well (jáma typu n) vrstvu. Jsou itechnologie využívající p-well, případně oba typy jámy (hlavně v technologiích, kdy substrátmá malou hustotu dotace). Vrstvy hradlového oxidu, polySi hradlo, kontakty drain a source,

Návrh analogových integrovaných obvodů (BNAO) 31jsou stejné pro oba druhy tranzistorů. Vrstvy aktivních oblastí (difúzní oblasti drain a source)musí být samozřejmě vyrobeny zvlášť pro každý typ MOS tranzistoru. Protože CMOStechnologie obsahuje PMOS tranzistory, které jsou díky nižší pohyblivosti děr pomalejší, jenutné upravit jejich velikost vůči NMOS tranzistorům v případě, kdy chceme vyrobittranzistory s ekvivalentním výstupním proudem (pozn.: pozor, větší tranzistor znamená většíparazitní kapacity).Výhodou CMOS invertoru je velký rozsah výstupního signálu – od minimální hraniceVSS až po VDD. Tento velký rozsah výstupního signálu spolu s poměrně strmou převodnícharakteristikou dávají poměrně široké mantinely pro samotný obvodový návrh a slibují velkýzisk. Navíc u CMOS logiky neteče v ustáleném (klidovém) stavu obvodem žádný (ztrátový)proud. Ztrátový výkon (proud) se objevuje pouze v případě, kdy se logická hradla překlápí.CMOS logika není rychlejší než NMOS logika, ale je díky svým vlastnostem velmi výhodnápro integrované obvody s velkou integrací (VLSI/ULSI)CMOS obvody mají jednu velmi nežádoucí vlastnost, jde o tzv. latchup efekt. Latchup(česky zachycení) se objevuje v případech, kdy se velmi blízko vedle sebe střídají navzájem 4oblasti n+ a p+. Dohromady vytvoří strukturu dvou parazitních bipolárních tranzistorů, jedennpn a druhý pnp. Báze je vždy propojena na kolektor druhého tranzistoru a struktura jepodobná struktuře dvou tyristorů zapojených do kříže. Pokud poteče bází jednoho tranzistoruproud, bude zesílen a objeví se potom jako proud do báze tranzistoru druhého. Pokudproudový zesilovací činitel tranzistorů bude větší než 1, poroste proud oběma tranzistory aždo doby, kdy bude omezen parazitním sériovým odporem. Latchup efekt tedy přináší zvětšeníztrátového výkonu a může způsobovat chybové překlápění v CMOS logice (faulty logiclevels). Principiálně může být tento nežádoucí efekt odstraněn pomocí separace jednotlivýchtypů struktur. Efektivnější a na plochu méně náročný způsob je využití izolačních příkopů(trenches), které blokují tok minoritních nosičů. Mezi jednotlivými n a p oblastmi se vyleptáhluboký a úzký příkop, který se naplní izolační vrstvou.3.6 Parazitní jevy moderních MOS tranzistorů3.6.1 Modulace délky kanáluModulace délky kanálu je u MOS tranzistorů způsobena nárůstem šířky depletičnívrstvy kolem oblasti drain vlivem zvýšení napětí na této elektrodě. Výsledkem je zkrácenídélky kanálu a nárůst proudu drainem. Názorná ukázka je Graf 3.7. Tento efekt je patrnýhlavně u tranzistorů s krátkým kanálem a nízkou hustotou dotace substrátu. Extrémnímpřípadem modulace délky kanálu je jev nazvaný punch through. Zde dochází ke zkráceníkanálu na nulovou délku. Vhodně zvolená délka kanálu může redukovat vliv modulace. Připrocesu zmenšování technologie (scaling) lze tento efekt minimalizovat také vhodněnastavenou hustotou dotace substrátu. Obecně platí – při zkrácení délky kanálu se zvýšíhustota dotace.

32 FEKT Vysokého učení technického v BrněI D [mA]6Modulace délky kanáluEfekt modulace délky kanálu5432100 5 10 15 20 25 30V DS [V]Graf 3.7: Výstupní charakteristiky MOS tranzistoru bez a s efektem modulace délky17 -3(Nd = 10 cm , L = 1 µm)3.6.2 Punch throughPunch through je extrémním případem jevu modulace délky kanálu, kdy depletičnívrstva okolo oblastí drain a source se spojí v jeden depletiční region. Elektrické pole podhradlem se stane velmi silně závislé na napětí drain-source, stejně jako výstupní (drain)proud. Punch through způsobuje strmý nárůst proudu při zvyšování napětí drain-source.Tento jev je nežádoucí a zvyšuje výstupní vodivost (snižuje výstupní odpor) a limitujemaximální velikost výstupního napětí MOS tranzistoru.3.6.3 Proud v oblasti pod prahovým napětímZákladním předpokladem analýzy MOS tranzistoru uvedené v dřívějších kapitolách jezanedbání inverzní vrstvy pod kanálem při napětích nižších než je prahové. V takovémpřípadě je proud tranzistorem nulový (pod prahovým napětím). Ve skutečnosti tento proudnulový není, ale klesá exponenciálně:kde⎛V⎞G−VTI ∝⎜⎟Dexp ( 3.40 )⎝ Vt⎠n12Cs a= 1+( 3.41 )oxε qNϕChování MOS tranzistoru v podprahové oblasti je důležité z hlediska dynamickýchobvodů, protože v těchto případech potřebujeme zajistit, aby tranzistorem netekl žádnýzbytkový proud (leakage), který by vybíjel paměťové či jiné kapacity.F3.6.4 Odvození koeficientu pro oblast podprahového napětíHustota náboje v podprahovém režimu může být vyjádřena jako:

Návrh analogových integrovaných obvodů (BNAO) 33kde povrchový potenciál, φ s , je ve vztahu s napětím hradla:VVQDV⎛ϕ⎞s∝ exp ⎜⎟( 3.42 )⎝ Vt⎠V2εqϕS SG=FB+ ϕS+ox=FB+ ϕS+( 3.43 )CoxNapětí hradla, V G , je potom ve vztahu k povrchovému potenciálu, φ s ,:dVG 1 2εSq1 εSq= 1 +≅ 1+= n( 3.44 )dϕ 2Cϕ 2C2ϕsoxSKde povrchový potenciál v podprahovém režimu měl přibližně stejnou hodnotu, 2 φ F ,jako při prahovém napětí:ID∝ QDoxF⎛ ⎞ ⎛ ⎞sVG∝ exp ⎜ϕ ⎟ ∝ exp⎜⎟( 3.45 )⎝ Vt⎠ ⎝ nVt⎠3.6.5 Závislost pohyblivosti nosičů na intenzitě elektrického polePohyblivost nosičů v inverzní vrstvě je zřetelně nižší než v substrátu. Toto je dánofaktem, že vlnová funkce elektronů přesahuje až do oxidu a pohyblivost nosičů náboje jesnížena kvůli nižší pohyblivosti v oxidu. Vyšší intenzita elektrického pole v povrchové vrstvě(typické pro struktury se zkráceným kanálem) posunuje vlnovou funkci elektronů směremk oxidové vrstvě ještě více a výsledkem je pohyblivost elektronů závislá na intenzitěelektrického pole. Povrchová pohyblivost, µ surface , se mění v závislosti na intenzitěelektrického pole, , podle následujícího vztahu3.6.6 Saturace rychlosti nosičů („velocity saturation“)−1 3µ surface∝ ε( 3.46 )Se zmenšováním rozměru kanálu se zvyšuje intenzita elektrického pole a nosičev kanále zrychlují. V oblastech, kdy intenzita elektrického pole dosahuje velkých hodnot,však není závislost rychlosti na intenzitě elektrického pole lineární a rychlost elektronův určitém okamžiku dosáhne saturace (dosáhne maxima, dále již neroste ani při pokračujícímnárůstu intenzity elektrického pole). U MOS tranzistorů s délkou kanálu pod 1 µm jeprůměrná rychlost elektronu v kanále vyšší než v substrátu, z čehož lze usoudit, že tento jevnení až tak omezující jak se může na první pohled zdát.3.6.7 Průraz oxiduSe zmenšujícími rozměry MOS struktury (šířka a délka kanálu; je myšlen přechod odjedné technologie k další) se samozřejmě musí tenčit také hradlový oxid. V případěmoderních technologií je tento oxid tak tenký, že už je reálné nebezpečí jeho průrazu. Ztohoto důvodu se dnes věnuje velká pozornost také této problematice (spolehlivost,životnost). Vyšší intenzity elektrického pole v oxidu zvyšují počet nosičů, které tunelují zkanálu do této oblasti. Tyto nosiče degradují postupně kvalitu oxidové vrstvy a časem můžedojít trvalému průrazu oxidové bariéry. Uvedený jev je závislý na čase a je nazván timedependent destructive breakdown (TDDB).

34 FEKT Vysokého učení technického v BrněI jiné oxidy než SiO 2 se mohou stát alternativou materiálu hradlového oxidu. Obvyklese uvádějí jako dielektrika s velkým k (high-k dielectrics). Tyto materiály mají vyšší hodnotudielektrické konstanty, což v praxi znamená, že stejné kapacity může být dosaženo s tlustšívrstvou tohoto materiálu (v porovnání samozřejmě s SiO 2 ). Výzvou je dosáhnout s těmitomateriály stejných hodnot stability, spolehlivosti a velikosti průrazného napětí jako s SiO 2 .Zajímavě se jeví materiály Al 2 O 3 , ZrO a TiO.3.6.8 Škálování rozměrů MOS tranzistorů („Scaling“)Zmenšování rozměrů MOS tranzistoru bylo v posledních 30 letech velmi dramatické.Začínalo se v roce 1970 se strukturami, jejichž minimální rozměr (délka kanálu) byl 10 µm apostupně se dospělo k technologii 0,065 µm v roce 2006. Správné zmenšování MOS struktury(scaling, škálování) však neznamená pouhou změnu (zmenšení) rozměru struktury. Do tohotoprocesu musí být zahrnuty další změny, jako je srovnání přechodů oblastí gate/drain agate/source, změna tloušťky hradlového oxidu a depletiční vrstvy kolem kanálu. Posledníuvedená změna (depletiční vrstva) implikuje škálování hustoty dotace substrátu.Tab. 4: Porovnání metod používaných pro škálování MOS tranzistorůParametr Symbol ŠkálovánízachovánímkonstantníintenzityelektrickéhopoleŠkálovánízachovánímkonstantníhonapětíŠkálovánízachovánímkonstantníhonapětí sesaturacírychlosti nosičůDélka kanálu L 1/α 1/α 1/αŠířka kanálu W 1/α 1/α 1/αIntenzita el. pole ε 1 α αTloušťka oxidu t ox 1/α 1/α 1/αDotace substrátu N a α 2 α 2 α 2Hradlová kapacita C G 1/α 1/α 1/αKapacita oxidu C ox α α αTranzitní čas t r 1/α 2 1/α 2 1/αTranzitní frekvence f t α α 2 αNapětí V 1/α 1 1Proud I 1/α α 1Výkon P 1/α 2 α 1Výkon-zpoždění P∆t 1/α 3 1/α 1/αJsou používány dva základní typy škálování: zachování konstantní hodnoty intenzityelektrického pole (constant field scaling) a constant voltage scaling. Při použití první metodyje výhodou velká redukce součinu příkonu a zpoždění u jednoho tranzistoru. Bohuželvyžaduje snížení napájecího napětí při zmenšování rozměrů. Constant voltage scaling tutonevýhodu nemá a v současnosti je preferovanou metodou při vývoji nových technologií.Výhodou tedy je, že s obvody vytvořené novou (zmenšenou) technologií jsou, co se

Návrh analogových integrovaných obvodů (BNAO) 35napájecího napětí týče kompatibilní s technologiemi staršími. Nevýhodou této metody jezvýšení intenzity elektrického pole v kanálu při zmenšování minimální délky kanálu. Z tohotovyplývají výše popsané negativní jevy, jako jsou saturace rychlosti nosičů (velocitysaturation), degradace jejich pohyblivosti, zvětšený zbytkový proud (leakage) a sníženíprůrazného napětí oxidu hradla.Škálování MOS tranzistorů je ukázáno v Tab. 4 kde jsou porovnány obě zmíněnémetody a navíc ještě metoda „constant voltage“ zahrnující konstantní saturaci rychlosti.3.7 Kontrolní otázky1. Vysvětlete pojem minoritní nosič.2. Nakreslete vstupně-výstupní charakteristiku NMOS tranzistoru.3. Nakreslete v řezu strukturu NMOS tranzistoru (včetně správného tvaru kanálu) vlineárním režimu. Podmínky pro lineární režim.4. Nakreslete v řezu strukturu NMOS tranzistoru (včetně správného tvaru kanálu) vsaturačním režimu. Podmínky pro saturační režim.5. Napište Rrovnici pro proud MOS tranzistorem v saturaci. Jak se projevuje efektmodulace délky kanálu na výstupní charakteristice MOS tranzistrou?6. Poznáte co je na následujícím obrázku. za struktury?

36 FEKT Vysokého učení technického v Brně4 Layout – tipy a techniky4.1 ÚvodV této kapitole se budeme zabývat vytvářením topologie čipu. Uvedeme několik technika tipů pro vytvoření konzistentního layoutu, který bude zabírat minimální místo na čipu azároveň nebude omezovat výkonnost funkčních bloků a obvodů. Obvykle převod návrhuelektrického obvodu do formy layoutu (fyzického obvodu) dělá layout inženýr (maskdesigner). Samozřejmě je nutné, aby podstatu a principy návrhu topologie chápal i návrhářobvodu a to hlavně z důvodu znalosti kritických míst převodu obvodového návrhu do layoutu.4.2 PlánováníPři vytváření layoutu komplexního obvodu je nutné vytvořit předběžný plán (rozvrh)rozmístění částí systému, podobvodů a propojení mezi nimi. Tento proces se nazýváplánování topologie čipu (layout planning, floorplannig). Pravděpodobně v průběhu projektuzjistíte, že nikoliv počet tranzistorů či jejich velikosti, ale spíše propojovací cesty (routing)mezi funkčními bloky určují plošnou náročnost layoutu. Dobře připravený plán topologie čipuminimalizuje plochu potřebnou pro vedení sběrnic a propojování bloků a také zjednodušujekomplexnost propojování.Jedno z prvních a nejdůležitějších rozhodnutí při vytváření plánu topologie čipu jerozhodnutí ohledně využití vrstev metalů (propojovacích vrstev). Máme konečný početmetalových vrstev a každá vrstva má své specifické vlastnosti (charakteristiky). Příklademmůže být polykrystalický křemík (polySi), který má poměrně vysoký elektrický odpor, alepřesto může být v některých případech využit pro krátké propojky, hlavně pokud jde opropojení hradel jednotlivých MOS tranzistorů. Metal 1 (M1) je poměrně tenkou vrstvous dobrou vodivostí a je poměrně snadno dosažitelný od povrchu wafferu. Z těchto důvodů jevýhodný zvláště pro lokální propojování. Metal 2 (M2) má často ještě nižší rezistivitu(obvykle je tlustší nebo širší) než M1, ale je hůře dostupný a vyžaduje větší minimálnívzdálenosti (spacing). Např. připojení M2 na hradlo MOS tranzistoru vyžaduje prostor procontact, via a dále potřebuje „kontaktní“ plochy vrstev M1, M2 a polySi (tyto kontaktníplochy musí obklopovat vias a kontakty a jsou vždy širší než minimální velikosti šířekpříslušných vrstev). Z těchto důvodů je v technologii s 2 metalovými vrstvami M2 využita proglobální propojovací síť. Vyšší vrstvy metalů, které jsou běžné v dnešních moderníchtechnologiích, jsou často rezervovány pro propojky na větší vzdálenosti a globální signály,které vyžadují cesty s velmi nízkou rezistivitou (rozvod hodinových signálů, síť napájení).Při plánování globálních routovacích cest se často používá pojmů kanál (channel) acesta, spoj (track). Kanály jsou na čipu volná místa mezi funkčními jednotkami systému nebofunkčními bloky (v případě jednodušších čipů), které se využívají pouze pro rozvod signálů,sběrnic a napájecích vodičů. Často mají z důvodů vedení dlouhých sběrnic velmi protáhlýobdélníkový tvar. Protože je v kanále velmi mnoho metalových vrstev využito pro vedenísignálů, je prakticky nemožné umístit do těchto oblastí jiné struktury (MOS tranzistoryapod.). Návrh vedení signálů a sběrnic v kanálech je prováděn zpravidla automaticky.Routovací cesty jsou používány pro organizaci a zjednodušení vedení a propojování signálů vrámci topologické buňky (layout cell, funkční blok) a nad ní (pokud je ve vícemetalové

Návrh analogových integrovaných obvodů (BNAO) 37technologii rezervováno několik vrstev metalů jen pro routování.). Zpravidla platí, že globálnísignály v jedné metalové vrstvě bývají orientovány ve stejném směru. Další routovací vrstvamá preferovanou orientaci otočenou o 90° a orientace se pravidelně vrstvu od vrstvypravidelně střídá. Toto pravidlo o shodné orientaci signálů neplatí na nejnižší jednu či dvěmetalové vrstvy, protože těchto vrstev se využívá hlavně na lokální úrovni (v rámci bloku čibuňky). Router většinou překrývá samotný layout sítí hypotetických vodičů minimální šířky avzdáleností mezi sebou tak, aby bylo možné umístit na vodiče via či kontakt. Každý z těchtohypotetických vodičů bývá označován jako track.Kritickou částí při tvorbě floorplanu je rozhodnutí o rezervaci jednotlivých signálovýchcest (track) a také o jejich délkách. Pokud signál prochází nad celou buňkou, aniž by došlo knutnosti tento signál kontaktovat, je výhodné v layoutu samotné buňky nepoužívat vyššímetalové vrstvy a pak v takovýchto buňkách nemusí být vůbec obsažen layout tohoto signálu.Signál bude řešen na vyšší úrovni. V případě, kdy potřebujeme takový signál kontaktovat,musí být tento samozřejmě obsažen i v buňce. Může se také stát, že signálový trackkoresponduje na opačných hranicích buňky s různými signály. Občas je potřeba pro potřebylokálního propojování využít i vyšších metalových vrstev běžně používaných pro routing. Vtakových případech je potřeba minimalizovat počet tracků, které tímto budou zasaženy(komplikace při globálním routování). Nesmí se zapomenout na rozvod VSS a VDD, kterémusí být nad každou buňkou!Pokud signály vedou v sousedních buňkách přes celou jejich šířku a na hranici jsou vestejných pozicích, je možné přesunout propojování do vyšší hierarchie. V takovém případě jeeliminován nutný ruční zásah a úpravy routování sousedních buněk. Je ovšem nutné zajistit,aby po umístění buněk vedle sebe byl následný layout vpořádku i z pohledu návrhovýchpravidel.Nejefektivnější opatření, které zaručí, že budou splněna všechna návrhová pravidlauvnitř buněk samotných a i při jejich následném skládání je navrhovat struktury u hranic tak,aby jejich vzdálenost od hranice buňky byla rovna polovině vzdálenosti určené návrhovýmpravidlem. Neplatí to samozřejmě o strukturách, které se sdílejí přes více buněk (nwell oblastiapod.). Pokud je návrhové pravidlo rovno lichému násobku lambda, zavede se pravidlo o tom,ke které hranici bude vzdálenost lichým násobkem. Např. je-li minimální vzdálenost mezidvěma M1 rovna 3 lambda: určíme, že M1 bude od horní a levé hranice 2 lambda a od pravéa spodní hranice 2 lambda. Toto se samozřejmě musí potom dodržovat u všech buněk. Tímtopravidlem zajistíme, že jakákoliv kombinace buněk vedle sebe neporuší toto pravidlo(výjimkou může být případ, kdy je buňka nevhodně rotována nebo zrcadlena). Pokud některébuňky mohou být rotovány, je lepší dodržet u těchto buněk vzdálenost M1 od hranice 2lambda.Dobře připravený floorplan značně zjednoduší a urychlí ručně vytvářený layout, alenesmí se zapomínat, že jde vpodstatě o iterační proces. Tzn., že floorplan se s velkoupravděpodobností několikrát změní ještě i po dokončení layoutu základních funkčních bloků.Změny mohou nastat hlavně v umístění jednotlivých bloků, rezervovaní tracků pro vodiče čipřechody signálů přes hranice různých buněk. Příkladem může být situace, kdy jenaplánováno že signál povede v x-tém tracku, ale toto způsobuje velké problémy v layoutu nalokální úrovni. Většinou je potom jednodušší změnit částečně floorplan než předělávat layoutcelé buňky. Z uvedené situace je vidět, že při návrhu floorplanu bychom měli mít představu ojednotlivých buňkách a jejich obsahu abychom se pokud možno vyhnuli podobným situacím.Nakonec rada: nelitujte času navíc, který strávíte při sestavování floorplanu, protože dobřeudělaný floorplan nakonec znamená velkou úsporu času a námahy při tvorbě samotnéholayoutu

38 FEKT Vysokého učení technického v Brně4.3 Hlavní zásady tvorby layoutuPokud budete dodržovat výše uvedená pravidla při vytváření floorplanu bude konečnýlayout vypadat profesionálně. Nicméně existuje ještě několik dalších doporučení, které vámpomohou navrhnout layout lépe hlavně z hlediska elektrické či technologické robustnosti(odolnosti vůči parazitním vlivům výrobního procesu). Tyto níže uvedené zásady jsou běžněrespektovány v průmyslu při navrhování kompaktních a high-performance čipů. Zde jsouuvedeny ty nejdůležitější:1. Sdílejte aktivní difúzní oblasti tranzistorů, které jsou propojeny. Toto pravidlominimalizuje plochu a také parazitní kapacity (umožňuje dosahovat rychlejších změnstavů). Existuje několik technik optimalizace sdílení těchto difúzních oblastí. (např.Euler path method v [Weste and Eshraghian Section 5.3.3]). Pokud je sdílena oblastkontaktu, který je připojen k VDD nebo VSS, je povoleno tuto oblast rozšířit (myšlenodifúzní oblast mezi hradly) v případě kdy potřebujeme vést kolem tohoto kontaktuještě další signál v M1 (Obr. 5) Vzniklá parazitní kapacita je akceptována, neboť tentouzel je připojen ke konstantnímu potenciálu. Rozšíření by mělo být limitováno našířku jednoho extra signálu, protože jeden z tranzistorů bude připojen k napájení přesparazitní odpor vzniklý tímto rozšířením.Obr. 5 Sdílejte aktivní difúzní oblasti MOS tranzistorů2. Kreslete všechny hradla MOS tranzistorů ve stejné orientaci. V moderníchtechnologiích (pod 0,12 µm) je nepřesnost vzniklá nedokonalým srovnáním(soukryvem) masek (alignment) a následným vytvářením struktur (patterning) hradel(leptání) už dosti významná na to, aby tyto jevy ovlivnili minimální efektivní délkukanálu a tím potažmo i elektrické vlastnosti tranzistorů. Dva tranzistory stejnýchvelikostí, ale nestejné orientace se mohou jevit elektricky různé a to hlavně z důvodů,že nepřesnosti, které jsou zmíněny výše, jsou rozdílné pro různé orientace na čipu.

Návrh analogových integrovaných obvodů (BNAO) 39Pokud tedy je zachování relativního poměru W/L různých tranzistorů důležitý profunkčnost obvodu, je nutné zachovat při vytváření layoutu MOS tranzistorů shodnouorientaci jejich hradel.3. Vždy nakontaktujte oblast source a drain co nejvíce kontakty (Obr. 6). Vzdálenostmezi kontakty by měla být minimální, jakou technologie dovoluje. Tímto zajistíme, žecelá šířka kanálu MOS tranzistoru bude vždy využita pro vedení proudu mezi source adrain.Obr. 6 Správné kontaktování MOS tranzistoru4. Snažte se sdílet well oblasti skrze sousední buňky. Minimální vzdálenost mezi dvěmasamostatnými well je jednou z největších a toto platí obecně pro všechny technologie.Navíc každá jáma musí být připojena k napájení minimálně jedním kontaktem, tak abybyla zajištěna její správná polarizace (VDD pro n-well). Pro minimalizaci plochy sesdílí oblast jámy mezi sousedními buňkami, pokud je v obou tato vrstva na podobnémmístě využita. Kontakt na jámu je potom umístěn do top levelu layoutu a je sdílen proobě části jámy. V praxi je vždy definována plocha jámy, která musí být připojena nakontakt (lépe řečeno v rozsáhlých jámách je definována vzdálenost po jaké musínásledovat další kontakt na napájecí napětí). Je to z důvodu parazitního odporu jámy,kdy s rostoucí vzdáleností od kontaktu se mění předpětí této oblasti.5. Nikdy nepřerušujte dlouhé úseky (větší než ~100 µm) metalových vodičů difúzníoblastí (source-drain tranzistoru, např. obvod pass gate; MUX). Elektromagnetickéjevy (přenosové vedení) mohou způsobit, že signál přesáhne špičkově VDD neboklesne pod VSS, potencionálně přechod source/drain-substrát/jáma se můžepolarizovat v propustném směru. Vodiče (signály), které jsou dlouhé, by vždy mělykončit na hradle tranzistoru. Tohoto může být dosaženou použitím jednoho či dvouinvertorů zařazených mezi dlouhý vodič a pass gate (mux). Nezapomeňte přizpůsobitlogiku v případě, že využijete pouze jednoho invertoru.6. Pokuste se vyhnout tomu, že tranzistor řídíte skrze jiný. Jinými slovy nespojujtetranzistory za sebe pomocí propojování hradel. Kombinace polySi s velkým odporema poměrně velká parazitní hradlová kapacita může způsobit velké zpomalení signálu.Naproti tomu je běžné, že pomocí polySi se řídí komplementární tranzistory (např.

40 FEKT Vysokého učení technického v Brněinvertor). V tomto případě je řídící signál připojen na střed polySi vrstvy, která jepoužita při formování hradel obou tranzistorů. Problém může nastat hlavněv případech, kdy jde o velmi široké tranzistory. Na druhou stranu ovšem využitípolySi pro propojování může v těchto případech velmi zjednodušit situaci. Pokudnastane tato varianta (široké tranzistory X zjednodušení propojování) je na uváženínávrháře, které pozitivum či negativum převažuje.7. Minimalizujte počet přechodů signálu mezi různými vrstvami metalů. Kontakt i viamá parazitní odpor, který sám o sobě odpovídá poměrně dlouhému metalu. Z tohotodůvodu může být polySi výhodnější než M1 při propojování hradel MOS tranzistorůna krátké vzdálenosti.8. Přidejte „prst“ pro zvýšení síly tranzistoru, optimalizace routování, sdílení difúzí.Legging je název techniky, která má za úkol rozdělit tranzistor s velkou šířkou kanáluna určité množství paralelně spojených tranzistorů jednotkové šířky, tak abydohromady vytvořili ekvivalent původnímu širokému tranzistoru. V mnohatechnologiích je určena maximální šířka tranzistoru tak, aby byla celá efektivněvyužita pro vedení proudu. Pokud je potřeba vytvořit tranzistor s větší šířkou kanálu(např. buffer pro globální signály vedoucí přes celý čip nebo pro signály vedoucímimo čip) je výhodnější vytvořit tyto velmi široké tranzistory z řady paralelněspojených tranzistorů menších šířek. Příkladem může být třeba tranzistor s šířkou40 µm, který rozdělíme na 4 tranzistory s šířkou kanálu 10 µm – 4 prstová struktura (4hradla). Obr. 7 ukazuje takový tranzistor se 4 hradly. Rozdělení do několika menšíchparalelně spojených tranzistorů může pomoci zjednodušit propojování (routing) azlepšit využití plochy layoutu (layout density). Tvar víceprstového tranzistoru sevětšinou mnohem lépe umísťuje do layoutu než tranzistor s jedním hradlemekvivalentního poměru W/L (víceprstový MOS má tvar čtverce či obdélníku, kdežtoširoký MOS je „nudle“). Další výhodou může být výběr lichého či sudého počtu prstůnebo výběr oblastí drain a source. Představte si situaci, kdy máme tranzistors připojením na VDD a výstup. Ostatní tranzistory připojené na výstup nejsou. Pokudtedy rozdělíme tranzistor na dva prsty s výstupem uprostřed, získáme na krajích MOStranzistoru difúzní oblasti připojené na VDD, které můžeme sdílet s dalšími MOStranzistory v obvodu (úspora místa, minimalizace parazitních kapacit, optimalizaceroutování). Na Obr. 8 můžeme vidět některé chyby při layoutu MOS tranzistoru ajejich nápravu.

Návrh analogových integrovaných obvodů (BNAO) 41Obr. 7 ŠirokýMOS tranzistor – správný layoutPozn.1. Parazitní kapacita na napájecích cestách může být přínosem, protože pomáhástabilizovat napájecí napětí. V případě velkých čipů není napájecí napětí konstantní v každémmístě na čipu (to je způsobeno samozřejmě parazitními odpory v síti napájecích vodičů(tracků), a také přepínáním logických stavů v některých lokalitách). Výkonové struktury,např. buffery (opakovače) napájející dlouhé globální signály mohou při změně logickéhostavu způsobit dočasný lokální úbytek napájecího napětí (špičky). Toto je nejvíce patrnohlavně v případech, kdy takových struktur spíná více naráz (široké sběrnice). Z tohoto důvoduse v místech na čipu, která nejsou jinak využita, vytvářejí tzv. blokovací kapacitory(decoupling capacitors), které jsou připojovány mezi opačné polarity napájecího napětí.Pozn. 2. Zesílení MOS tranzistoru má záporný teplotní koeficient: zesílení klesá sevzrůstající teplotou. Zesílení paralelně spojených tranzistorů nemůže být nikdy perfektněshodné (matched), jeden prostě vede či zesiluje více než ostatní. Ale právě větší zesílenízpůsobuje vyšší proud tranzistorem a tím pádem i větší zahřívání struktury a následně tedysnižuje zesílení (záporná zpětná vazba). Paralelní spojení tranzistorů tedy vylepšuje jejichshodu v elektrických parametrech. U bipolárních tranzistorů je tento proces opačný, s vyššíteplotou se zvyšuje proud strukturou a tedy i zisk (kladná zpětná vazba). Tento procesnakonec vede k lavinovému efektu a zničení součástky. Z těchto důvodů jsou MOS

42 FEKT Vysokého učení technického v Brnětranzistory velmi často spojovány do paralelních kombinací, kdežto bipolární téměř nikdy.Návrhář pracující s BiCMOS technologií by na toto pravidlo neměl zapomínat.Obr. 8 MOS tranzistor – chyby v layoutu

Návrh analogových integrovaných obvodů (BNAO) 434.4 Kontrolní otázky1. Jak vypadá správně nakontaktovaná struktura MOS tranzistoru?2. Co jsou návrhová pravidla?

44 FEKT Vysokého učení technického v Brně5 Pasivní prvky5.1 RezistorObecně je rezistor tvořen vrstvou (obdélníkem či proužkem) rezistivního materiálu,který je na svých koncích kontaktován s vrstvou metal 1. Samotné tělo rezistoru je elektrickyizolováno od substrátu (podložky) pomocí oxidové vrstvy nebo polovodičovým přechodem vzávěrném směru. Pokud zavedeme jako parametr tzv. čtvercový odpor (či odpor na čtverec)R□ pak celkový odpor rezistoru bude určen pomocí rovniceLR = 2 Rcons + R( 5.1 )Wkde R const je odpor čtverce s kontaktem na metalovou vrstvu a odpor kontaktu. Odporkontaktu závisí na specifikacích dané technologie a pohybuje se mezi 10Ω - 50 Ω.Prvním typem rezistoru používaným v CMOS technologii je rezistor tvořený difúzníoblastí (N+ nebo P+ diff). Zajímavou vlastností těchto rezistorů je využití kombinacepoměrně slušné rezistivity (několik desítek ohm/sq; není problém dosáhnout jednotek kΩ; tennastává pokud potřebuje stovky kΩ či dokonce MΩ) dané oblasti a polovodičového přechodu,který díky této rezistorové struktuře vzniká.Obr. 9 Rezistor tvořený difúzní oblastí N+Struktura má ovšem i další možnosti. Představme si situaci, kdy napětí V1 je menší než0V, a v tomto případě je dioda tvořená Psub/N+diff polarizována v proputném směru a“vstupní signál” je sveden do země. Tato struktura je využívána ve vstupně/výstupníchochranných obvodech integrovaných obvodů.Obr. 10 Dvě realizace polySi rezistoru a) se salicidní vrstvou b) bez ní

Návrh analogových integrovaných obvodů (BNAO) 45Nejpoužívanějším typem rezistoru v CMOS technologiích je Poly-Si rezistor. Je to typ,který nejefektivněji využívá plochy. Rezistivita mezi body A a B je uváděna nejčastěji vjednotkách ohm/sq (ohm per square). Běžná hodnota polySi je kolem 10 ohm/sq, ale můžemedosáhnout až 200 ohm/sq pokud odstraníme vrstvu vzniklou salicidací.V řezu strukturou rezistoru na Obr. 11je vidět, že materiál (směs Si a metalu,salicidace) použitý ke zlepšení vodivosti je nanášen na povrch polySi a vytváří vodivou cestu,která snižuje celkový odpor struktury. Poznamenejme, že díky použití mělké trench izolaceoxidové vrstvičky, které odděluje PolySi rezistor od substrátu a ostatních vodivých míst,umožňuje použít poměrně vysokých polarizačních napětí (10V až 100V!). Bohužel je oxidvelmi špatným vodičem tepla, což limituje ztrátový výkon a jeho odvod ve formě tepelnéhovyzařování.Obr. 11 Řez strukturou polySi rezistorůPoužijeme-li strukturu využívající polySi můžeme lépe čelit problémům s odstíněním.PolySi není “potopena” přímo v substrátu a tak jsou I tyto parazitní kapacity mnohem menšínež v případě rezistoru vytvořeného pomocí difúze. Ke stínění je možno využít jámu (vhodně

46 FEKT Vysokého učení technického v Brněpolarizovat). Ještě lepší odstínění dosáhneme, pokud rezistor vytvoříme z vrstvy polySi 2 avrstvu polySi 1 využijeme ke stínění spolu s jámou.Závěrně polarizovaný přechod, který zajišťuje izolaci rezistoru od substrátu, ovšemvytváří parazitní kapacity. Velikost taktoPAMATUJvzniklých kapacit nemá omezující vlivŠum substrátu je jedním z největších problémůna kmitočtové vlastnosti, ale mohouv systémech se smíšeným signálem (mixedmodesystems). Rezistory v integrovanýchzpůsobit průnik šumu do struktury azhoršení vlastností obvodu. Vzhledem kobvodech jsou velmi citlivými prvky. Musímetéto skutečnosti je výhodnější realizovatzajistit jejich ochranu proti šumustrukturu rezistoru v jámě a tuto potévyužít pro odstínění struktury od šumu.5.1.1 Technologické odchylkyTechnologické odchylky výrobního procesu mají velký vliv na výsledné hodnotyrezistorů. Většina technologických procesů specifikuje rezistivitu [ohm/sq] s tolerancí +/-25%. To znamená, že hodnota rezistoru je určena statistickým rozložením, obvykle v rozmezímin-max, a nikoliv přesnou hodnotou. Ve skutečnosti je odchylka obvykle pod 10% v rámcijednoho čipu. Ale vezmeme li dva rozdílné čipy, vyrobené stejným procesem, můžeme zjistit,že statistické rozložení je na těchto čipech rozdílné!Obr. 12 Rozptyl hodnot R na různých čipech v rámci jednoho wafferuObr. 12 ukazuje, že čip 1 má hodnoty R asi o 5% vyšší než je typická hodnota, kdežtočip 2 má hodnoty R o 10% nižší než je typická hodnota. Hodnota rezistoru se mění vlivemprocesních odchylek litografického a výrobního procesu. Konkrétně v případě polySirezistoru jsou důležité změny v šířce a délce jednotlivých struktur a pak také v hustotě dotace(ovlivňuje samotnou hodnotu rezistivity materiálu). Z těchto důvodů jsou struktury rezistorůjen vzácně vytvářeny s minimální šířkou polygonu (2lambda), častěji je používáno 4lambda (i6). Díky tomu vychází rezistory mnohem větší, ale také mnohem přesnější neboť výrobnínepřesnosti (geometrické) nemají u větších rozměrů tak velký vliv jako v případěminimálních. Za tuto přesnost je zaplaceno nižší efektivitou využití plochy.

Návrh analogových integrovaných obvodů (BNAO) 475.1.2 Layout rezistorůObr. 13 Vliv výrobního procesu na odpor podle šířky polygonuExistují techniky návrhu topologie rezistoru, které umožňují minimalizovat vlivvýrobních procesů na jeho hodnotu v rámci čipu.Obr. 14 Layout struktury rezistoruPrvní rezistor na Obr. 14 není vhodným příkladem dobré topologie. Jeho tvar sestává zneregulárních prvků a na některých místech používá také příliš úzké polygony. Ačkoli tento„styl“ není zakázán, vliv na hodnotu rezistoru vlivem výrobních odchylek bude značný ahlavně těžko „odhadnutelný“. Mnohem lepší výsledky nabízí typ topologie zvaný „dog bone“nebo meandr („serpentine“).Zásady:-struktura by měla být sestavena z částí stejné šířky-tloušťka elementu aspoň 2x min rozměr

48 FEKT Vysokého učení technického v Brně-elementy rezistoru by měli mít pokud možnost stejnou orientaci-používat „dummy“ elementy. Jejich význam tkví v omezení vlivu výrobního procesu našířku aktivních částí rezistoru.Z hlediska efektivnosti ve využití plochy je lepší „serpentine“, ale co se týče lepšíchomezení vlivu výrobního procesu na rezistor, lepších výsledků dosahuje „dog bone“.Víme také, že teplota má velký vliv na rezistivitu difúzních vrstev. Teplotní koeficientmůže být významný; může dosahovat až 0,5-1%/°C. Tato vlastnost může mít velký vliv navýslednou hodnotu rezistoru. Takto velká závislost na teplotě může zapůsobit negativně i narezistory na jednom čipu. Pokud implementovaný obvod obsahuje výkonový prvek, tentovyzařuje teplo a způsobuje teplotní gradient na čipu. Průměrná teplota rezistorů se můžepotom značně odlišovat. Je nutné taképřipomenout, že tepelné vyzařování nenírovnoměrné. Z tohoto důvodu jedoporučováno navrhovat topografiivýkonových součástek jako symetrickou acitlivé části obvodu této situacipřizpůsobit.POZN.Matching a přesnost rezistorů vytvořenýchdifúzními vrstvami je lepší než u polySi. Aleje mnohem jednodušší a i efektivnější chránitpřed šumem odporové struktury vytvořenéz polySiVelmi často je důležitější z hlediska obvodové funkčnosti důležitější matching dvourezistorů (nebo poměrů jejich absolutních hodnot) než jejich absolutní přesnost. Toto platízejména v případech napěťových referencí, D/A nebo A/D převodníků, zesilovačů apod.V tomto případě je potřeba mít pod kontrolou nebo spíše umět vykompenzovat možné typytechnologických gradientů, které mohou tuto shodnost narušit.Jedním ze základních příkladů kompenzace gradientů je využití prokládání prvků(interdigitized layout) nebo středově symetrická topografie (common centroidlayout).Podívejme se na Obr. 15. Dva rezistory (shodná velikost) jsou rozděleny do pětistejně velkých částí pospojovaných mezi sebou metalovou vrstvou. Na obou stranáchvýsledné struktury jsou tzv. dummy prvky (mají za úkol minimalizovat vliv laterálníhopodleptání na krajní elementy rezistorů.

Návrh analogových integrovaných obvodů (BNAO) 49Obr. 15 Metody minimalizace vlivu výrobního procesu pomocí layoutu: a) prokládání prvkůb) středově symetrická topografiePoslední důležitá poznámka k layoutu rezistorů směřuje k minimalizaci substrátovýchšumových signálů. Je vhodné polarizovat substrát kolem celé odporové struktury, tzn.využívat ochranný prstenec z hluboké dotace („guard ring“), Obr. 16.Obr. 16 Layout rezistoru s nakontaktovaným ochranným prstencem

50 FEKT Vysokého učení technického v Brně5.2 KondenzátoryKondenzátory jsou používány v analogových aplikacích jako jsou filtry, kompenzačníobvody apod.. Kapacitor v CMOS technologii je realizován strukturou dvou paralelně (vevelké většině nad sebou) umístěných elektrod. Elektrody by měly být realizovány vodivýmivrstvami, které jsou v dané technologii k dispozici (metal, polySi, difúze). Izolačnídielektrikum mezi elektrodami je většinou z oxidu křemíku (SiO 2 ) nebo polySiO 2 , vzácněz oxidu vzniklého CVD procesem.Kapacitor může být tvořen difúzní oblastí p+ nebo n+ (spodní elektroda) a polySi.Příspěvek kapacity vyniklé přes tlustý oxid je vzhledem ke své velikosti zanedbán (parazitnípříspěvky). Aktivní plocha kondenzátoru je dána přesahem elektrod pře sebe. Jsou oddělenytenkým oxidem. Alternativní implantací spodní elektrody je p+, resp. n+, vrstva uloženáv jámě opačného typu, která opět může být využita k ochraně pře průnikem šumových signálůze substrátu.V ideálním případě by kapacita kondenzátoru měla být nezávislá na nastavenémpracovním bodě. Diody v závěrném směru vykazují vlastnosti kapacitorů, bohužel ale jejichhodnoty jsou silně závislé na pracovních podmínkách (měnící se šířka depletiční vrstvy).Často tak jedinou možností zůstávají struktury MOS tranzistorů, ačkoliv kapacita mezigate/source(drain) trpí řadou problémů, s minimální hodnotou kolem prahového napětí.Nejlepším kandidátem pro výrobu kondenzátoru na čipu je tak struktura PolySi-polySi2.5.2.1 Capacitor CellObr. 17 Kapacitor polySi-polySi2Buňky kapacitoru jsou obsaženy ve většině stadartních knihovnách buňek. Používají seve složitějších systémech jako blokovací kapacitory mezi napájecími cestami (track) VDD aVSS. Tyto kapacitory mají za úkol odstraňovat „digitální“ šum šírící se napájecími přívody doanalogových bloků obsažených na čipu.Největší nevýhodou kapacitorů realizovaných pomocí tenkého oxidu je právě možnostdefektu tenkého hradlového oxidu, hlavně v případech velkých kapacit (plocha).

Návrh analogových integrovaných obvodů (BNAO) 51Obr. 18 Využití standartní buňky kapacitoru jako blokovací kapcity5.3 Kontrolní otázky1. Jaké znáte druhy rezistorů realizovaných na čipu?2. Jak lze ochránit pasivní struktury na čipu před substrátovým šumem?3. Jaké znáte základní návrhové techniky pro minimalizaci negativního vlivuvýrobního procesu?

52 FEKT Vysokého učení technického v Brně6 Proudová zrcadlaBloky, které jsme studovali v předchozí kapitole, nutně vyžadují ke své činnosti zdrojerůzných referenčních proudů a napětí. Víme už, že bez správně nastaveného pracovního bodupopisované bloky nepracují správně, a že toto nastavení přímo může ovlivnit vlastnosti těchtoobvodů, jako jsou spotřeba, rychlost, šumové vlastnosti apod. Je tedy nezbytně nutné věnovatreferenčním obvodům potřebnou pozornost, pochopit jejich principy a naučit se je správněnavrhovat.6.1 Proudová zrcadla – úvodV integrovaných obvodech mají velký význam zapojení zdrojů proudu řízenýmproudem, u kterých se referenční proud, tekoucí v jedné větvi obvodu reprodukuje (zrcadlí)v jeho druhé větvi. Tato zapojení jsou označována jako proudová zrcadla (Current Mirror).Proudová zrcadla se stala významným stavebním prvkem analogových obvodů.Proudová zrcadla se v integrovaných obvodech velmi často používají jako zdrojekonstantního proudu či proudové opakovače, ale také k náhradě vysokoohmových rezistorů.Obvykle se využívá velkého výstupního odporu proudového zdroje při realizaci zatěžovacíhorezistoru zesilovače, takže proudový zdroj má funkci tzv. aktivní zátěže. V porovnánís vysokoohmovými rezistory, vyrobenými difúzí, aktivní zátěže potřebují menší plochu načipu, vykazují i menší parazitní kapacity. Aplikace aktivních zátěží také dovoluje realizovatnízkopříkonové režimy funkčních bloků elektronických obvodů, umožňuje dosažení podstatněvyšších zisků zesilovacích stupňů a konečně u diferenčních zesilovačů dovoluje snadnoukonverzi symetrického výstupu na nesymetrický, čímž je umožněno jednoduché připojenídalších obvodů.Obr. 19 Model ideálního proudového zrcadlaProudové zrcadlo je tedy ve svém principu zdroj proudu řízený proudem. Ideálníproudové zrcadlo zrcadlí proud bez ohledu na jeho směr. Ve skutečnosti proudové zrcadlonení schopno plnit přesně funkci zdroje proudu řízeného proudem. Zesílení může být pouzekladné, výstupní impedance (malosignálová), dynamický rozsah a rychlost má samozřejměkonečnou velikost. Navíc proud tekoucí referenční větví také není „měřen“ (snímán) ideálně(to by vstupní impedance této větve musela být nulová). Referenční větev tvoří, jak vidíme naObr. 20 tranzistory v diodovém zapojení.Obr. 20 Jednoduché proudové zrcadlo (Widlar)

Návrh analogových integrovaných obvodů (BNAO) 53V literatuře je popsáno mnoho obvodů, které plní funkci proudového zrcadla. Nejčastějijsou používána (a dále podrobněji popsána) následující:- jednoduché proudové zrcadlo- Wilsonovo proudové zrcadlo- Vylepšené Wilsonovo PZ- Kaskodové PZ- PZ s regulovanou kaskádou6.2 Jednoduché proudové zrcadloJe složeno pouze ze dvou tranzistorů stejného typu, Obr. 20. Tranzistor M1 je zapojenv diodovém zapojení a měří vstupní, referenční, proud. „Měření“ referenčního proudu (proudtekoucí tranzistorem M1) určuje napětí V GS1 ; toto napětí zároveň nastavuje pracovní bodtranzistoru M2. Předpokládejme dále, že oba tranzistory pracují v saturačním režimu a proproudy, které jimi protékají, můžeme psátIIŔefoutf= I1= I2µ C=2oxµ C=2ox⎛W⎞⎜ ⎟⎝ L ⎠1⎛W⎞⎜ ⎟⎝ L ⎠2( V −V) ( 1+λV)2GS1ThDS12( VGS1−VTh) ( 1+λVDS2)( 6.1 )( 6.2 )Tyto rovnice nám umožňují vyjádřit velikost proudu I out jako funkci závislou na I ref ,V DS1 a V out . Pro zjednodušení předpokládejme, že λV DS1 =0. Potom můžeme jednoduše vyjádřitV GS1 a dosadit tento výraz do druhé rovnice. DostávámeIout( W / L)( W / L)= I1+( λV)Re f2out( 6.3 )1Z této rovnice se při zanedbání λV out dostáváme k závěru, že bude-li velikost (W/L)obou tranzistorů shodná, budou stejné i jejich pracovní podmínky a proudy I ref a I out budoushodné.Jinými slovy také, bude-li M2 B-krát větší než M1, pak výstupní proud bude také B-krátvětší než proud vstupní. Toto platí i v obráceném poměru, tzn., že můžeme získat na výstupuproud, který je poměrně menší k proudu vstupnímu.Člen (1+λV out ) popisuje vliv konečného malosignálového výstupního odporu MOStranzistoru M2.1rout=λI( 6.4 )outBohužel hodnota výstupního odporu, která je dosažitelná v dnes běžných technologiíchpro střední rozsah pracovních proudů, je poměrně malá a nedostačující pro většinu aplikací(např. λ=1/30 V -1 , r out =300kΩ pro I out =100µA). Výstupní odpor jak uvidíme je hlavní problémpři návrhu proudového zrcadla a bude nutné použít jiné obvodové řešení. Je nutno ovšemzmínit, že pro některé typy aplikací jeprakticky využitelné i toto velmi jednoduchézapojení. Konkrétním příkladem mohou býtlow-voltage (nízkonapěťové) aplikace, kde jevýhodou velký dynamický rozsah tohotoPOZN. Jednoduché proudové zrcadloje nejlepší variantou v případě aplikací,kde výstupní dynamický rozsah jeklíčovým parametrem.

54 FEKT Vysokého učení technického v Brnějednoduchého zapojení – výstupní napětí je omezeno pouze minimálním saturačním napětímvýstupního tranzistoru M2, což jak už víme je maximálně několik stovek mV. Složitějšíobvodová řešení proudových zrcadel zvyšují výstupní odpor, ale za cenu sníženídynamického rozsahu výstupního napětíVšechny řešení proudových zrcadel budeme posuzovat z několika následujícíchhledisek:- vliv nedokonalosti neshody layoutu jednotlivých MOS tranzistorů v zrcadle- neshodnost technologických parametrů a její vliv- parazitní kapacityZávěry, které jsme odvodili z rovnic ( 6.1 ) a ( 6.2 ) neberou v úvahu zmíněné negativnívlivy. V reálném světě samozřejmě není možné dosáhnout perfektní shodnosti layoutu atechnologických parametrů obou tranzistorů. Jakákoliv nepřesnost způsobuje chybuvýstupního proudu zrcadla. Pokud budou parametry v rovnicích ( 6.1 ) a ( 6.2 ) statistickynezávislé dostaneme pro chybu výstupního proudu následující rovnici⎛ δÍ⎜⎝ Ioutout⎞⎟⎠2⎛ δW= ⎜⎝ W2⎞⎟⎠⎛ δL+ ⎜⎝ L2⎞⎟⎠⎛ δC+⎜⎝ Coxox⎞⎟⎠2⎛ δµ ⎞+ ⎜ ⎟⎝ µ ⎠2⎛ δVTH+ 2⎜⎝VGS−VTH⎞⎟⎠2⎛ δVGS+ 2⎜⎝VGS−VTH⎞⎟⎠2( 6.5 )Nepřesnost geometrických rozměrů je způsobena technologickými výrobními procesy –litografií a leptáním. Pro minimalizaci těchto vlivů můžeme využít vhodných layoutovýchpostupů, které s těmito problémy počítají.Chyby plynoucí z mobility nosičů a tloušťky nosičů mohou být redukovány taképomocí vhodného layoutu struktury zrcadla. Jsou způsobeny technologickými gradienty, kterése mění napříč celým čipem. Je vhodné použít inter-digitized nebo common-centroid layout,který minimalizuje vzdálenosti mezi strukturami tranzistorů. Podobně jako v případě rezistoruči kondenzátoru, můžeme rozdělit tranzistor na více elementárních částí, které jsou spojoványparalelně.6.2.1 Layout proudového zrcadla – tipyMOS matching – několik zásad či jednoduchých návrhových technik, které pomáhajírealizovat na čipu tranzistory s větší „shodností“ (matching).- všechny tranzistory by měli mít v layoutu stejnou orientaci. Bylo zjištěno, že chemicképrocesy, které se používají během výroby, do jisté míry závisí na orientaci struktury. Tytoprocesy ovlivňují hlavně efektivní efektivní dálku kanálu mos tranzistoru. Z tohotodůvodu je žádoucí, aby oba tranzistory byly ovlivněny pokud možno stejně.- Preferujeme tranzistory s dlouhými kanály, efekt modulace délky kanálu je v tomtopřípadě malý a proud I ds je téměř nezávislý na V ds .- Dummy hradla by měla být přidána na obě strany proudového zrcadla. Zajistíme tímpravidelný (regulární) tvar všech hradel v zrcadle a tím i lepší shodnost tranzistorů.Platíme za to plochou dummy prvků, které jsou jinak elektricky neaktivní.

Návrh analogových integrovaných obvodů (BNAO) 55Obr. 21 Porovnání struktury dvou hradel a) bez dummy prvků b) s dummy prvky- MOS tranzistory by měli být rozděleny do bloku menších elementů (jednotkovýchtranzistorů), které jsou zapojeny paralelně. Omezíme tím působení různých procesníchgradientů (na ploše čipu) na vlastnosti tranzistorů.Obr. 22 Správný layout jednoduchého proudového zrcadlaPodíváme–li se znovu na rovnici ( 6.10 ) vidíme, že chyba způsobená neshodou napětíprahového a napětí source je nepřímo úměrná saturačnímu napětí. Tzn., čím větší použijemesaturační napětí, tím menší bude chyba způsobená oběma příspěvky a budeme mít zajištěnuvelkou přesnost zrcadla. Pokud navíc budou tranzistory umístěny v těsné blízkosti, prahovánapětí se budou lišit v jednotkách mV, naopak vzdálené tranzistory budou mít neshoduv prahových napětích velikou. Z tohoto důvodu plyne doporučení, že pokud potřebujemeshodné proudy v částech, které jsou poměrnědaleko od sebe, je vhodnější distribuovatreferenční proud do obou částí zvlášť a zdeprovést lokálně zrcadlení oproti možnostidistribuce napětí V GS pro druhý tranzistor.POZORNapěťový úbytek mezi source terminálytranzistorů zrcadla může způsobitnezanedbatelnou nepřesnost výstupníhoproudu.

56 FEKT Vysokého učení technického v BrněPosledním příspěvkem je neshoda napětí gate-source. Napětí obou hradel by mělo býtshodné, protože hradlem neteče žádný proud, a tedy není zde ani žádný úbytek napětí.V případě svorky source je situace odlišná. Pokud je jednotkový odpor M1 v rozmezí 20 až50mΩ/sq, potom propojka v M1 mezi dvěma source terminály může mít odpor 0,4-1Ω. Připroudu 4 mA je rozdíl ve V GS 0,4-1 mV, což je více než neshoda v prahových napětích (vpřípadě velmi blízkých tranzistorů). Je pravdou, že proudy v rozmezích mA nejsou zcelaběžné v CMOS integrovaných obvodech, ale výše zmíněná úvaha měla upozornit na možnýproblém v procesu návrhu.Nakonec se zmíníme ještě o problému odporů parazitních závěrně polarizovaných PN,resp. NP přechodů mezi terminály source-substrát a drain-substrát. V případě zrcadel provelmi malé proudy můžou zbytkové proudy těchto přechodů ovlivnit poměr přenosu zrcadla.6.2.2 Vylepšené proudové zrcadloZákladní princip funkce proudového zrcadla předpokládá, že proud I ds je nezávislý nanapětí V ds . Toto není úplně správný předpoklad a z tohoto hlediska je obecně lepší použít vjednoduchém proudovém zrcadle MOS tranzistory s dlouhým kanálem (nepoužívat minimálnípovolenou délku kanálu, ale aspoň 3*L min ). Přestože je pravdou, že tranzistory s krátkýmikanály jsou „rychlejší“, pro aplikace kde je potřeba přesnějšího kopírování proudůpreferujeme tranzistory s dlouhými kanály.Obr. 23 Porovnání výstupních charakteristik MOS tranzistorů s krátkým a dlouhým kanálem6.2.3 Jednoduché proudové zrcadlo–postup návrhuVDDStejný uzelID1RID2=I0+V 0W1M1L1+M2W2L2-VGS-VSSV SSSchéma SymbolObr. 24 Jednoduché proudové zrcadlo – příklad řešení

Návrh analogových integrovaných obvodů (BNAO) 57Cíle jsou následující:• Obvod pracující ve vhodném pracovním bodu výstupním proud I D2 je požadovaným násobkem vstupního proudu I D1• Velikosti W/L všech MOS tranzistorů pro tento pracovní bodDůležité věci• Obvod by měl pracovat jako proudové zrcadlo, resp. jako proudový zdrojCo největší výstupní dynamický (malosignálový odpor), co nejmenší vst.odpor• Chceme využívat malo signálové vlastnosti obvodu a tak musíme nastavit pracovníbod do správného režimu (vtomto případě: všechny MOS musí být v saturaci)Charakteristické vlastnosti jednoduchého proudového zrcadla zde jsou uvedeny požadované parametry navrhovaného proudového zrcadla• Rozsah napětí na výstupním terminálu• Poměr výst/vst proudu• Výstupní malosignálový odpor, r o =1/g ds2• Vstupní malosignálový odpor, r in =1/g m1Co by mělo být na začátku zadánonásledující parametry jsou nezbytné pro uspěšný návrh. Mohou být získány:• Zadány• Vypočteny z jiných známých parametrů a konstant• Získány z výsledků SPICE simulacíKonstanty mohou být závislé:• použité technologii• typu MOS tranzistoru (NMOS nebo PMOS)• velikosti rozměru kanálu MOS tranzistoru (!)Postup řešení[1] Pracovní bod – zadáno: VDD (VSS), I in , I out , (KP, V th ); Využijeme rovnice pro proudMOS tranzistorem v saturaci Id=KP*W*(V GS -V th ) 2 /2LZ rovnice vidíme, že potřebujeme mimo poměru W/L znát i napětí V GS ; Volba V GS : volíme V th +∆V, kde ∆V (teplotní závislost V th ); POZOR: ∆V ovlivnívelikost V DSmin a také výslednou velikost MOS tranzistoru[2] Volba délky kanálu L volíme L min (technologické) pokud V out =V GS (nebo velmi blízko) volíme násobek Lmin (~5x), pokud se V out mění ve větším rozmezípředpokládáme L 1 =L 2 (matching v layoutu)

58 FEKT Vysokého učení technického v BrněPOZOR!; délka kanálu ovlivňuje malosignálový výst. odpor L↑ r o ↑[3] Výpočet RPoužijeme Ohmův zákon; I in a VDD zadáno, V GS jsme zvoliliV R =VDD-V GS a R=V R /I in[4] Určení celikostí kanálů M1 a M2Poměr W/L tranzistorů M1 a M2 odpovídá poměru proudů I in a I outStačí spočítat W pro M2: I 2 =KP*W 2 *(V GS -V th ) 2 /2L 2 a pro získání W 1 výslednou šířkuvynásobit poměrem I out /I inPříklad 6.1 Jednoduché proudové zrcadlo Požadavky: n-MOS output, I in =10µA, I out =50µAV DD =1,2 V, VSS=0 V (gnd) Parametry (technologie):L min =0,12umKp n =1,0E-3 A/V 2 , λn=8,5E-2, V THn =0,4 V[1] Volba V GSPodle doporučení zvolíme V GS =V THn +∆V=0,4+0,1=0,5 VNezapomeňte, že touto volbou vpodstatě určujete minimální výstupní napětí:V outmin =V DSmin =V GS -V THn =0,5-0,4=0,1 V[2] Určení délky kanálu MOS tranzistorůProtože nemáme určeno rozmezí v jakém se pohybuje výstupní napětí (vpodstatě můžebýt v rozmezí 0,1 V-1,2 V), zvolíme L=5*L min =0,6µmPlatí také L 1 =L 2 =L(velkou délkou kanálu jsme zajistili poměrně vysoký výstupní odpor a relativně malouchybu výstupního proudu v celém rozsahu výstupních napětí)[3] Výpočet RR=(VDD-VSS-V GS )/I in =(1,2-0-0,5)/10E-6=70kΩZkontrolujte zda je hodnota odporu realizovatelná na čipu. Pokud by hodnota byla přílišvysoká je třeba se vrátit do bodu (1) a zvolit vyšší hodnotu VGS (snížíme tím velikostúbytku na rezistoru). Není-li toto řešení přípustné je možné nahradit R PMOStranzistorem.[4] Určení šířky kanálů M1 aM2W 2 =2*L*I Out /KP n (V GS -V THn ) 2 =2*0,6E-6*50E-6/(1,0E-3(0,1) 2 )=6µmPoměr I out / Iin =50/10=5 W 1 =W 2 /5=1,2µmOpět je potřeba se nad výsledkem zamyslet. Pokud jsou výsledné velikosti tranzsitorůpříliš velké, je možné zvětšit V GS nebo zmenšit délku kanálu L MOS traznistorů.V opačném případě (příliš malé rozměry problémy při matchingu v layoutu) VGSzmenšujeme.nebo prodloužíme délku kanálu.

Návrh analogových integrovaných obvodů (BNAO) 596.3 Wilsonovo proudové zrcadloPoměrně nízký výstupní odpor jednoduchého zrcadla může být vylepšen použitímWilsonova proudového zrcadla. Jeho zapojení vidíme na Obr. 25.Obr. 25 Wilsonovo proudové zrcadloZe schématu je zřejmé, že napětí V GS tranzistorů M1 a M2 jsou shodná. Tranzistor M3vytváří lokální zpětnou vazbu, která zvýší výstupní odpor obvodu. Malosignálové náhradnízapojení obvodu je na Obr. 26.Obr. 26 Malosignálové náhradní zapojeníOdpor R L znázorňuje zatěžovací odpor z pohledu referenčního uzlu. Analýzou obvodudostanemeixvg 2= vs3=g( 6.6 )vm2vg3 = −gm1vg 2rTkde r T je paralelní spojení R L a r ds1 .i( ix− gm3vgs3) rds3( 6.7 )xx= +g( 6.8 )m2Pomocí výše uvedených rovnic získáme pro výstupní odpor1 ⎡ gm3= + rds3⎢1+m Tgm2⎣ gm2⎤( 1+g r ) ⎥⎦rout1( 6.9 )Přenosové vodivosti g m2 a g m3 mají podobné velikosti, protože tranzistory M2 a M3 tečestejný proud. Potom výstupní odpor je dán výstupním odporem tranzistoru M3 (r ds3 )zesíleným r T g m1 . Nabývá tedy vysokých hodnot pokud r T je vysoký což je splněno pokud jedostatečně velký odpor R L . Tato podmínka je bez problémů splněna pokud referenční proud jedodáván proudovým zdrojem.

60 FEKT Vysokého učení technického v BrněIntuitivně lze tento obvod, resp. funkci zpětné vazby, rozebrat následovně. Pokudzvětšíme výstupní proud o příspěvek ∆I out , musí tento proud protékat tranzistory M2 a M3Jelikož V gs2 je konstantní a proud hradly protékat nemůže, musí se zvětšit V ds2 tak aby teklproud I out +∆I out . Pracovní podmínky tranzistoru M1 se nemění, a proto klesá při zvýšení V ds2prahové napětí V gs3 a tím se tento tranzistor přivírá, čímž dochází ke stabilizaci výstupníhoproudu. Je nutné připomenout, že ke správné funkci obvodu musí pracovat všechnytranzistory v saturační oblasti.Obvod na Obr. 20 má jednu nevýhodu. Napětí drain-source tranzistorů M1 a M2 jsourozdílná, což způsobuje systematickou chybu výstupního proudu (z důvodu konečné hodnotyvýstupního odporu).V = V + V( 6.10 )DS1 GS 3 DS 2Referenční proud je oproti výstupnímu proudu vyšší o příspěvek V GS3 /r ds1 . Pamatujme,že 1/r ds1 =λ 1 I D1 V GS3 .6.4 Vylepšené Wilsonovo proudové zrcadloSystematická chyba proudového přenosu způsobená rozdílnými napětí V DS tranzistorůM1 a M2 je řešena v zapojení na Obr. 27 pomocí přidaného tranzistoru M4. Napětí gatesourcetohoto tranzistoru kompenzuje stejné napětí tranzistoru M3.Obr. 27 Vylepšené Wilsonovo proudové zrcadloNyní je napětí na drainu tranzistoru M1 dánoV = V + V −V( 6.11 )DS1 GS 3 DS 2 GS 4Pokud je napětí gate-source tranzistorů M4 a M3 stejné (a pokud jsou navrhnuty jakoshodné tak samozřejmě je), potom V DS M1 a M2 jsou shodné.Přidaný tranzistor M4 lehce změní výstupní malosignálový odpor zrcadla. M4 jezapojen v diodové konfiguraci a přidává do série s R L (odpor v referenční větvi)malosignálový odpor 1/g m4 .Pro uzel hradla tranzistoru M3 platíKdevg3= −gvrRg' L m4m1g 2 T1+RLgm4( 6.12 )⎛ ⎞r =⎜ +1' ⎟Trds1RL( 6.13 )⎝ gm4⎠Potom s vědomím platnosti ( 6.6 ) a ( 6.8 ) můžeme pro výstupní odpor psát

Návrh analogových integrovaných obvodů (BNAO) 61rout≅ rds3ggm3m2grRg' L m4m1T1+RLgm4( 6.14 )Tento výsledek je vpodstatě totožný s obyčejným Wilsonovým proudovým zrcadlem zapředpokladu R L

62 FEKT Vysokého učení technického v BrněOpět musíme platit za toto zvýšení redukcí povoleného výstupního napětí:Vs3 = VGS1+ VGS4−V( 6.18 )GS 3V = V + V ≈ V 2V( 6.19 )out, min S 3 sat3Th+Což znamená, že minimální výstupní napětí nesmí být nižší než součet jednohoprahového a dvou saturačních napětí.6.5.1 Layout modifikovaného Wilsonova PZ a kaskodového PZPři porovnání zapojení těchto dvou typů proudových zrcadel vidíme, že jsou si velmipodobná. Rozdíl je pouze v tranzistorech M1 a M2. Z tohoto důvodu můžeme předpokládat,že i layout těchto obvodů bude velmi podobný.Dobrou strategií je vybrat šířku kanálu všech tranzistorů shodnou nebo (pokud to nenímožné) alespoň násobky základní šířky. Je možné dosáhnout rozdílného poměru zrcadlení izměnou poměru délky kanálu (nemusíme nutně měnit pouze šířku). Obr. 29 c) ukazujemožný způsob layoutu, kdy tranzistory M1 a M2 mají větší délku kanálu než tranzistoryzbývající. Toto opatření umožňuje maximalizovat výstupní odpor zrcadla při použití stejnýchšířek kanálů všech tranzistorů. Všechny tranzistory jsou složeny spolu do kompaktního celku,M3 a M4 vidíme umístěny po stranách struktury a jejich hradla jsou připojena ke vstupnímuuzlu. Hradla M1 a M2 je připojena ke svorce drain tranzistoru M2 v případě modifikovanéhoWilsonova zrcadla a) nebo k drainu M1 v případě kaskodového uspořádání b) Na Obr. 29předpokládáme užití n-well technologie a tak můžeme tranzistory typu n vytvářet přímo dosubstrátu a nepotřebujeme vytvářet well. V každém případě nesmíme zapomenout nasprávnou polarizaci substrátu v okolí MOS struktur. Ani jeden z layoutů nevyužívá možnosti– digitized nebo také common-centroid layoutu a tak může být výsledný proudový přenosovlivněn nepřesnostmi technologického procesu.satObr. 29 Layout a) modifikovaného Wilsonova zrcadla, b) kaskodového proudového zrcadla ac) common-centroid layout kaskodového proudového zrcadla

Návrh analogových integrovaných obvodů (BNAO) 63Obr. 29 c) ukazuje common-centroid layout kaskodového proudového zrcadla (s různýmivelikostmi tranzistorů). Tranzistory M1 a M2 jsou rozděleny do 2 částí, zatímco tranzistoryM3 a M4 dokonce do šesti. Struktura má dva terminály pro referenční a výstupní proud. Tytomůžou být propojeny mimo strukturu využitím např. druhé metalové vrstvy (ME2).Všimněme si, že tranzistory M3 a M4 jsou více vzdáleny od středu struktury. Jeto dánotím, že shodnost těchto tranzistorů pro poměr přenosu proudu je mnohem méně důležitá nežv případě shodnosti M1 a M2.6.5.2 Kaskodové proudové zrcadlo– postup návrhuObr. 30 Kaskodové proudové zrcadlo – příklad řešeníCíle jsou následující:• Obvod pracující ve vhodném pracovním bodu výstupním proud I D2 je požadovaným násobkem vstupního proudu I D1• Velikosti W/L všech MOS tranzistorů pro tento pracovní bodDůležité věci• Obvod by měl pracovat jako proudové zrcadlo, resp. jako proudový zdrojCo největší výstupní dynamický (malosignálový odpor), co nejmenší vst.odpor• Chceme využívat malo signálové vlastnosti obvodu a tak musíme nastavit pracovníbod do správného režimu (vtomto případě: všechny MOS musí být v saturaci)Charakteristické vlastnosti jednoduchého proudového zrcadla zde jsou uvedeny požadované parametry navrhovaného proudového zrcadla• Rozsah napětí na výstupním terminálu (co největší)• Poměr výst/vst proudu• Výstupní malosignálový odpor, pokud budou M2 a M3 shodné r out =g m3 r o2• Vstupní malosignálový odpor, r in =1/g m1 +1/g m3Co by mělo být na začátku zadánonásledující parametry jsou nezbytné pro uspěšný návrh. Mohou být získány:• Zadány

64 FEKT Vysokého učení technického v Brně• Vypočteny z jiných známých parametrů a konstant• Získány z výsledků SPICE simulacíKonstanty mohou být závislé:• použité technologii• typu MOS tranzistoru (NMOS nebo PMOS)• velikosti rozměru kanálu MOS tranzistoru (!)Postup řešení[1] Pracovní bod – zadáno: VDD (VSS), I in , I out , (KP, V th ); Využijeme rovnice pro proudMOS tranzistorem v saturaci Id=KP*W*(V GS -V th ) 2 /2LZ rovnice vidíme, že potřebujeme mimo poměru W/L znát i napětí V GS ; Volba V GS : volíme V th +∆V, kde ∆V (teplotní závislost V th ); POZOR: ∆V ovlivnívelikost V DSmin a také výslednou velikost MOS tranzistoru (zde je problém ještě patrnější,protože V OUTmin = V min =V gs2 +V dsat3 =V Th +2V dsat[2] Volba délky kanálu L volíme L min (technologické); problém nedostatečného výst. odporu je zde řešenobvodově kaskodovým stupněm (M3, M4)předpokládáme L 1 =L 2 =L 3 =L 4 (matching v layoutu)[3] Výpočet RPoužijeme Ohmův zákon; I in a VDD zadáno, V GS jsme zvoliliV R =VDD-2V GS a R=V R /I in[4] Určení celikostí kanálů M1 a M2Poměr W/L tranzistorů M1 a M2 odpovídá poměru proudů I in a I outStačí spočítat W pro M2: I 2 =KP*W 2 *(V GS -V th ) 2 /2L 2 a pro získání W 1 výslednou šířkuvynásobit poměrem I out /I inTranzistory M3 a M4 budou mít odpovídající rozměry odvozené z M1 a M2Příklad 6.2 Kaskodové proudové zrcadlo Požadavky: n-MOS output, I in =10µA, I out =50µAV DD =1,2 V, VSS=0 V (gnd) Parametry (technologie):L min =0,12umKp n =1,0E-3 A/V 2 , λn=8,5E-2, V THn =0,4 V[1] Volba V GSPodle doporučení zvolíme V GS =V THn +∆V=0,4+0,1=0,5 VNezapomeňte, že touto volbou ovlivňujete rozsah výstupního napětí:V OUTmin = V min =V DS2 +V DS3 =V THN +2V dsat =0,4+2*0,1=0,6 V(proudové zrcadlo bude správně fungovat až od 0.6 V na výstupu!)[2] Určení délky kanálu MOS tranzistorů

Návrh analogových integrovaných obvodů (BNAO) 65zvolíme L=L min =0,12µmPlatí také L 1 =L 2 = L 3 =L 4 =L[3] Výpočet RR=(VDD-VSS-2*V GS )/I in =(1,2-0-1,0)/10E-6=20kΩZkontrolujte zda je hodnota odporu realizovatelná na čipu. Pokud by hodnota byla přílišvysoká je třeba se vrátit do bodu (1) a zvolit vyšší hodnotu VGS (snížíme tím velikostúbytku na rezistoru). Není-li toto řešení přípustné je možné nahradit R PMOStranzistorem.[4] Určení šířky kanálů M1 aM2W 2 =2*L*I Out /KP n (V GS -V THn ) 2 =2*0,12E-6*50E-6/(1,0E-3(0,1) 2 )=1,2µmPoměr I out / Iin =50/10=5 W 1 =W 2 /5=0,24µmOpět je potřeba se nad výsledkem zamyslet. Pokud jsou výsledné velikosti tranzsitorůpříliš velké, je možné zvětšit V GS nebo zmenšit délku kanálu L MOS traznistorů.V opačném případě (příliš malé rozměry problémy při matchingu v layoutu) VGSzmenšujeme.nebo prodloužíme délku kanálu.Zde vidíme, že tranzistor M1 by má poměrně malé rozměry W i L. Takový tranzistor vlayoutu může mít problémy se splněním kritérií matchingu. Z tohoto důvodu bude lepšícelý proces návrhu zopakovat abychom dosáhli většího rozměru W. Zvětšovat kanál nemáu kaskody smysl a proto se vracíme k nastavení V GS :[5] Volba V GSM1 vyšel příliš malý, V GS volíme tedy menší V GS =V THn +∆V=0,4+0,05=0,45 VNezapomeňte, že touto volbou ovlivňujete rozsah výstupního napětí:V OUTmin = V min =V DS2 +V DS3 =V THN +2V dsat =0,4+2*0,05=0,5 V(proudové zrcadlo bude správně fungovat až od 0,5 V na výstupu!)[6] Určení délky kanálu MOS tranzistorůOpět zvolíme L=L min =0,12µm[7] Výpočet RR=(VDD-VSS-2*V GS )/I in =(1,2-0-0,9)/10E-6=30kΩ[8] Určení šířky kanálů M1 aM2W 2 =2*L*I Out /KP n (V GS -V THn ) 2 =2*0,12E-6*50E-6/(1,0E-3(0,05) 2 )=4,8µmPoměr I out / Iin =50/10=5 W 1 =W 2 /5=0,96µmVelikost W 1 se zvětšila 4x.Výsledek: (W/L) 1,3 =0,96/0,12µm(W/L) 2,4 =4,8/0,12µmPříklad 6.3Srovnání s JPZ z předchozího příkladuPlocha:

66 FEKT Vysokého učení technického v BrněJPZ: A G =A M1 +A M2 =1,2*0,6+6*0,6=0,72+3,6=4,32µm 2KPZ: A G =2*A M1 +2*A M2 =2*0,96*0,12+2*4,8*0,12=0,2304+1,152=1,3824µm 2Nezapomeňte, že celá plocha zrcadla by měla zahrnovat i rezistor! I v tomto případěvychází mnohem menší plocha pro kaskodové zrcadlo.Rout:JPZ: R out =1/λI OUT =1/(8,5E-2*50E-6)=235kΩKPZ: výpočet gm: g m =2I OUT /(V GS -V TH )=2*50E-6/(0,05)=2msR out =g m4 r o 2 =2E-3*(235E3) 2 =110,45MΩJe jasné, že výsledek u KPZ je pouze teoretický.xxxxxxxxxxxxx Počet MOST Plocha [µm 2 ] V OUTmin [V] R out [MΩ]JPZ 2 4,32 0,1 0,235KPZ 4 1,38 0,5 110,456.6 Modifikované kaskodové PZJak bylo ukázáno i pro kaskodové proudové zrcadlo platí, že zvýšení výstupního odporu jezaplaceno redukcí dynamického rozsahu výstupního signálu (napětí na výstupním uzlu), rov. (6.19 ).Velmi často ovšem bývá tento rozsah jedním z klíčových parametrů proudovéhozrcadla. Požadujeme tedy velký rozsah výstupního napětí zároveň s vysokým výstupnímodporem při zachování korekce systémové chyby výstupního proudu. Opět si můžemevšimnout, že požadavky na návrh bloku mohou být částečně protichůdné a je věcí návrhářetyto požadavky posoudit a najít vhodné kompromisní řešení.Víme, že vysoký výstupní odpor kaskodového zapojení je zajištěn za podmínky práceobou kaskodových tranzistorů v saturační oblasti. Při této podmínce platí pro minimálnínapětí na hradle M3V = V + V( 6.20 )G3 sat,2GS 3Dále můžeme vyjádřit minimální výstupní napětíV = V + V( 6.21 )out, min sat,2sat,3Schéma na Obr. 31 ukazuje situaci. Zdroj napětí velikosti ∆V přebírá roli tranzistoruM4 z Obr. 28.Vhodná velikost napětí je V GS3 +V sat,2 -V GS1 . Při implementaci obvodu na Obr.31 musíme zajistit, aby všechny tranzistory zůstaly v saturaci i v případě nepřesnostízpůsobených geometrickými a technologickými vlivy. Protože tranzistory M1 a M2 jsoublízko sebe, vliv geometrických nepřesností bude zanedbatelný. Navíc oba tranzistory jsoustejného typu, a tudíž případná změna v prahovém napětí bude oba pro tranzistory velmipodobná. Potom i hodnota ∆V musí být nezávislá na prahovém napětí.

Návrh analogových integrovaných obvodů (BNAO) 67Obr. 31 Modifikované kaskodové PZMožné řešení nezávislého posouvače napěťové úrovně jsme už rozebírali v předchozíkapitole. Pokud použijeme podobný postup pro implementaci obvodu na Obr. 31, dostanemekompletní schéma upraveného kaskodového proudového zrcadla (Obr. 32). Obě novéstruktury mají dva tranzistory navíc v porovnání s normálním kaskodovým proudovýmzrcadlem. V obou případech tranzistor M4 posunuje nahoru napětí na hradle M1 a tranzistorM5 potom tento posuv kompenzuje zpět.Obr. 32 Kompletní schéma upraveného kaskodového proudového zrcadlaTranzistor M6 řídí proud strukturou, která provádí posuv napětí směrem dolů. V případěschématu na Obr. 32 a) teče referenční proud tranzistorem M4. V obvodu na Obr. 32 b) jepomocný řídící proud, I 4,5 použit k ovládání proudu protékajícímu párem M4-M5 (I 4 =I 4,5 -I 6 ).Pamatujme, že velikost napětí drain-source tranzistoru M5 je řízena proudem, který protékátranzistorem M6. Ten navíc zrcadlí proud referenčního uzlu. Proto je posun napětí nastavenvelikostí poměru W/L tranzistoru a jeho pracovním proudem a je nezávislý na prahovémnapětí nmos, resp. pmos, tranzistoru (předpokládáme, že jsou navrženy jako shodné).2IL2IL4 45 5∆ V = VGS4−VGS5= −( 6.22 )µ CoxW4µ CoxW56.7 Kontrolní otázky1. Čím je určen poměr proudů u jednoduchého proudového zrcadla (JPZ)2. Jak závisí výstupní odpor JPZ na délce kanálu výstupního MOS tranzistoru.3. Správný layout proudového zrcadla

68 FEKT Vysokého učení technického v Brně7 Proudové referenceVětšina základních bloků integrovaných obvodů využívá referenčních proudů. Používajíse většinou pro správné nastavení pracovních bodů samotných bloků. Víme už, že velikostproudu určuje přenosovou vodivost tranzistoru a tak ovlivňuje statické i dynamické vlastnostiobvodu. Navíc pracovní proudy většinou určují celkovou spotřebu čipu, což je jeden zklíčových parametrů téměř všech dnešních aplikací.Většinou je pracovní proud v různých blocích čipu odvozen pomocí proudových zrcadelz jednoho proudu referenčního. Také z tohoto důvodu je potřeba umět navrhnout blok, kterýbude poskytovat dostatečně přesný referenční proud, který bude pokud možno nezávislý nanapájecím napětí a teplotě. V následujícím textu rozebereme tedy základní používané principya implementace proudových referencí.7.1 Jednoduchá proudová referencedánNejjednodušší proudovou referencí je obvod na Obr. 33. Proud I ref v referenční větvi jeV−VDD GS1IRe f=RL( 7.1 )jenž je nucen do tranzistoru M1 (diodová konfigurace), který následně generuje řídícínapětí pro tranzistor zrcadlící tento proud do výstupní větve.V DDM 1I Ref R LM 1M2I OutM 2I OutI RefR LGNDObr. 33 Jednoduchá proudová referencePrincip uvedené metody je velmi jednoduchý – využívá Ohmova zákona. Bohuželpřesnost výstupního proudu je u uvedeného obvodu nedostatečná. Pokud budou nepřesnosti vhodnotách napětí a hodnotě odporu statisticky nezávislé, bude pro celkovou chybu prouduplatit⎛ δÍ⎜⎝ IRe fRe f⎞⎟⎠2⎛ δ=⎜⎝ V( V − V )DDDDGS1− VGS1VGS⎞⎟⎠2⎛ δR+⎜⎝ RLL⎞⎟⎠2( 7.2 )Pro VDD se obvykle uvažuje přesnost okolo ±10%. Také přesnost napětí V GS není přílišdobrá, pohybuje se kolem ±20%. Potom např. při VDD=3,3 V a prahovém napětí 0,6 V bude

Návrh analogových integrovaných obvodů (BNAO) 69příspěvek prvního členu v rovnici ( 7.2 ) k celkové chybě kolem ±11,5%. Navíc přesnostintegrovaného rezistoru se pohybuje okolo ±30% (a to neuvažujeme ani teplotní závislost!).potom celková chyba výstupního proudu je asi ±42%. Z výsledku je vidět, že největšípříspěvek je od integrovaného rezistoru a zde je tedy největší slabina obvodu. Protože sehodnota rezistoru nemění v čase (nebo jen velmi málo vlivem teplotního driftu) je tentopříspěvek statický. Na rozdíl od toho jakýkoliv jev, který dynamicky ovlivňuje napájecínapětí (máme na mysli hlavně síť metalových vodičů, které rozvádějí napájecí napětí pocelém čipu), působí potažmo i dynamické změny v generovaném referenčním proudu.7.2 Self-biased proudová referenceProudová reference, která umí generovat proud téměř nezávislý na napájecím napětí jena Obr. 34. Tranzistory M3 a M4 spolu tvoří proudové zrcadlo, které nastavuje požadovanýpoměr proudů v obou větvích. V případě kdy poměr (W/L) 3 je stejný jako poměr (W/L) 4 , jsouproudy v obou větvích identické (I Ref =I 1 ).Obr. 34 Self-biased proudová referenceTyto proudy jsou odsávány v jedné větvi tranzistorem M1 a v druhé větvi rezistorem R.Obvod lze popsat následujícími rovnicemiV GS 1= RI 1( 7.3 )V2IL1 1GS1= VTh+VGS1> VThµ CoxW1I ≅ 0 1VGS1< VTh( 7.4 )Z výše uvedeného systému rovnic dostaneme hodnoty V GS1 a I 1 . Řešení tohotonelineárního systému provedeme graficky (Obr. 35). Dostáváme dva možné výsledky,označené body A a B. Řešení v bodě B je triviální, je pro nulový proud I napětí V GS . Znaznačeného chování je zřejmé, že obvod se může nacházet ve dvou stabilních pracovníchbodech odpovídajících bodům A a B. Toto je důležité zjištění vzhledem k tomu, že nemůžemepředem vědět, v jakém bodě se bude po připojení napájecího napětí obvod nacházet. Zuvedeného plyne, že tento typ proudové reference vyžaduje pro správnou funkci (stabilnípracovní bod A) startovací obvod („start-up circuit“).

70 FEKT Vysokého učení technického v BrněObr. 35 Grafické řešení rovnic ( 7.3 ) a ( 7.4 )Předpokládáme-li V GS ≈1 V a pracovní proud v řádu 100vek µA, pak budeme potřebovatrezistor v řadech 10tek kΩ. Takové hodnoty jsou u dnešních technologií na čipu dosažitelné.Generovaný proud je téměř nezávislý na napájecím napětí (máme samozřejmě na myslizměny napájení řádově kolem 10%, ne změnu např. z 5 V na 3,3 V!). Je to způsobenotranzistory M2 a M3 a jejich vysokou výstupní impedancí, která umožňuje absorbovatprocentuální změny v napájecím napětí, aniž by došlo k významnější změně v proudech vevětvích. Napětí drain-source tranzistorů M1 a M4 se naopak měnit libovolně nemůže. M1 mána drain dvě V GS oproti zemi a M4 jednoV GS pod VDD. Jakékoliv fluktuace vnapájení musí být tedy pohlcena(absorbována) pouze pomocí výstupníhoodporu M2 a M3.Studované zapojení nejenžepotlačuje změny v napájecím napětí, aledobře si poradí i se změnamidynamickými.DOPORUČENÍpro potlačení dynamických změn: je potřebaudržet pokud možno dostatečně vysokývýstupní odpor tranzistoru M3 (r ds3 ).Poznamenejme, že uvedené chování platípro oblast nízkých kmitočtů.7.3 Startovací obvodSelf-biased current reference a obecně všechny obvody, které mají dva možné pracovnídc body, potřebují k zajištění správné činnosti startovací obvod. Jednoduše řečeno, úlohoustartovacího obvodu je zjistit, zda se obvod nachází v nulovém pracovním bodu a pokud ano,tak přivést do vhodného uzlu obvodu proud, který umožní přechod do druhého,požadovaného, pracovního bodu. Samozřejmou podmínkou je, aby poté činnost vlastníhoobvodu už dále neovlivňoval.Obvod na Obr. 36 pracuje následujícím způsobem. Tranzistor MS2 pracuje jako zdrojproudu. Abychom nemuseli použít další přídavný obvod pro nastavení pracovního bodu, jehohradlo je připojeno přímo na VDD. Tranzistor MS3 zrcadlí proud M4 a společně s MS2sledují, zda proud M4 je menší než proud nastavený tranzistorem MS2. V tomto případěpotenciál v bodě A klesá k zemi a MS1 se sepne. Následně proud tekoucí tranzistorem M4nastartuje samotný generátor. Ve chvíli, kdy proud tranzistorem MS3 bude větší než proudMS2, potenciál v bodě A poroste až k hranici VDD; MS1 se zavře a startovací obvod nebudedále pracovat a nebude odsávat už žádný proud z M4.

Návrh analogových integrovaných obvodů (BNAO) 71Obr. 36 Startovací obvod a) statický b) dynamickýSaturační proud tranzistoru MS2 určuje prahové napětí startovacího obvodu. Tentoproud musí být menší než je referenční proud násobený poměrem M4/MS3; pokud totonebude splněno, tak se startovací obvod nikdy nevypne! Z tohoto důvodu je potřebazkontrolovat zda technologické odchylky nemohou dostat proud tranzistoru MS2 nad tutoúroveň.Nevýhodou obvodu na Obr. 36 a) je jeho vyšší spotřeba. Proud tekoucí tranzistoremMS2 udržuje bod A v blízkosti VDD čímž zabraňuje spuštění startovacího obvodu v době,kdy generátor proudu pracuje v požadovaném pracovním bodě. V případech, kdy je návrhářtlačen požadavkem na malou spotřebu, je možné použít dynamický startovací obvod. Možnáimplementace je na Obr. 36 b). Při připojení VDD k obvodu se na spojích rozvádějícíchnapájení na čipu rychle mění napětí z nuly na VDD. Vybitý kapacitor C s přidržuje určitouchvíli bod B v blízkosti GND a tím pádem je tranzistor MS1 otevřen a provádí startováníproudového generátoru. Jakmile se kapacitor nabije, tranzistor MS1 se vypne.Dynamický startovací obvod nemonitoruje proud tranzistorem M4, ale pouze jednoduševyprodukuje proudovou špičku, která „má“ překlopit proudovou referenci do požadovanéhopracovního bodu. Z tohoto důvodu obvod spolehlivě pracuje pouze v případech kdy je změnanapájecího napětí v napájecích spojích velmi rychlá v porovnání s časovou konstantou R s C s .Navíc parazitní kapacita mezi uzlem B a VDD by měla být malá v porovnání s kapacitou C s .Pokud je parazitní kapacita příliš velká, tak její vliv omezuje velikost proudové špičkyprodukované tranzistorem MS1 a může tím zamezit nastartování generátoru, v limitnímpřípadě může dokonce zamezit otevření MS1!).7.4 Použití parazitních bipolárních tranzistorů pro proudové referenceV CMOS technologii je možné vytvořit parazitní bipolární strukturu. Jako kolektor lzevyužít substrátu, oblast jámy (well) tvoří bázi a source/drain oblast vytváří emitor bipolárníhotranzistoru. Kolektor, tvořený substrátem, je samozřejmě připojen na uzly nastavujícípolarizaci substrátu. Z tohoto důvodu lze v p-well technologii vytvořit npn tranzistor a n-welltechnologii pnp tranzistor. Víme, že bipolární tranzistor (nebo obecněji řečeno p-n přechod)má na přechodu báze-emitor téměř konstantní napětí okolo 0,7 V. Navíc proud tranzistorem

72 FEKT Vysokého učení technického v Brněexponenciálně závisí na tomto napětí skrze parametr V T =KT/q. Proto je možné vytvořitproudovou referenci, která bude využívat této závislosti.7.5 Proudová reference využívající V BEObr. 37 ukazuje možnou strukturu proudové reference nezávislé na napájecím napětívyužívající napětí přechodu báze-emitor. Princip je následující: zpětnovazební smyčkatvořená diferenčním zesilovačem zajišťuje, že napětí v bodech A a B bude stejné. Výsledkemtoho je (při podmínce velmi vysokého zesíleni zesilovače) nezávislost na napájecím napětí. Zapředpokladu V A =V B , můžeme psátVBE( 7.5 )IRe f=RDíky vysoké výstupní impedanci tranzistoru M1 a exponenciální závislosti mezinapětím a proudem, můžeme prohlásit, že napětí V BE je téměř nezávislé na VDD a máhodnotu okolo 0,7 V. Potom stejnosměrná hodnota I ref nejvíce závisí na vlastnostechpoužitého rezistoru. Navíc tato struktura velmi dobře potlačuje i dynamické změny vnapájecím napětí (pokud splníme podmínku že r D1 >>1/g m,Q1 ).Obr. 37 Proudová reference využívající V BEVe skutečnosti musíme ještě zvážit vliv konečného zesílení diferenčního zesilovače ajeho offset. Za uvedených podmínek se napětí v bodech A a B mohou lehce lišit. Typickáhodnota offsetu je řádově v jednotkách mV, zatímco velikost chybového napětí způsobenéhokonečným zesílením je dáno velikostí výstupního_napětí/zesílení. Jelikož je napětí na „diodě“několik stovek mV tak ani tato hodnota chybového napětí není příliš velká.Při pečlivějším zkoumání obvodu na Obr. 37 vidíme, že v zapojení jsou kolemzesilovače dvě smyčky zpětné vazby – jedna záporná a druhá kladná. Předpokládejme nyní,že tranzistory M1 a M2 jsou shodné (matched). V tomto případě teče diodou (bipolárnítranzistor Q1 zapojen v diodové konfiguraci) i rezistorem shodný proud. Změna napětí nadiodě je logaritmická (závislost na protékajícím proudu). Potom můžeme říct, žezpětnovazební smyčka na straně rezistoru je silnější (napětí se mění lineárně v závislosti naprotékajícím proudu). Tranzistor M2 spolu s rezistorem R tvoří invertující zesilovač. Z tohotodůvodu je nutné pro zajištění stability obvodu, aby kladná svorka diferenčního zesilovače bylazapojena do uzlu B.

Návrh analogových integrovaných obvodů (BNAO) 73Použijeme-li rezistor hodnoty mezi 5–10 kΩ, můžeme dosáhnout hodnot referenčníchproudů v rozmezí stovek µA (V BE je okolo 0,7 V). Vidíme, že získat z této reference velmimalý proud je poměrně obtížné. Navíc teplotní koeficient napětí V BE je záporný (okolo-0,3%/°C). Tato vlastnost v kombinaci s kladným teplotním koeficientem rezistoru vedek poměrně velkému negativnímu teplotnímu koeficientu celého referenčního obvodu, což nenípříliš žádoucí. I když v některých aplikacích může být vlastnost „teplotního senzoru“ vítána.7.6 Proudová reference využívající V TProudovou referenci, která je nastavována pomocí V T , získáme tak, že napětí úměrné V Tpřipojíme na rezistor. Obvod využívající tento princip je na Obr. 38. Obvod na Obr. 38 a)využívá n-well technologii, na Obr. 38 b) je tentýž obvod pro p-well technologii. TranzistoryQ1 a Q2 (opět jsou zapojeny v diodové konfiguraci) mají plochy editoru v poměru od 1 do n.Jejich I-A charakteristiky jsou, jak víme exponenciální, proto můžeme psátI1VBE1 = VTlnAI( 7.6 )VBE2V lnISS1=TnAI( 7.7 )SSkde A je velikost plochy přechodu editoru tranzistoru Q1 a V T =kT/q.Obr. 38 Proudová reference využívající V TTranzistory M1 a M2 jsou shodné, (W/L) 1 =(W/L) 2 , a oběmi větvemi tedy protéká stejnýproud. Stejně tak tranzistory M3 a M4 jsou navrženy jako shodné a tím je zajištěno i stejnénapětí na uzlech A a B (stejný proud a stejná plocha zajistí shodná V GS ). Napětí na rezistorupotom budeI1nAISSRI1 = VBE 1−VBE2= VTlnAI I( 7.8 )Úpravou dostanemeSS1VI = T1ln( n)R( 7.9 )

74 FEKT Vysokého učení technického v BrněPoznamenejme jen, že tento referenční obvod má také dva stabilní pracovní body (znichž jeden je „nulový“) a vyžaduje tedy startovací obvod.Při pokojové teplotě je V T =26 mV a vhodnou hodnotou pro n je např. 8. Při tétohodnotě je na rezistoru úbytek právě (26ln(8))mV=56mV. Vidíme, že obvod je vhodný i progenerování velmi malých proudů.Výše jsme uvedli, že vhodnou hodnotou pro n je 8. Jedním z důvodů je praktickáimplementace tranzistorů Q1 a Q2 – Q2 je vytvořen z jednotkových bloků spojenýchparalelně. Tyto bloky spolu s blokem tranzistoru Q1 mohou vytvořit na čipu kompaktní maticijednotkových prvků (3x3, viz Obr. 39). Vidíme, že jeden element tvořící tranzistor Q1 jeobklopen 8 elementy tranzistoru Q2 a tvoří tak vlastně common-centroid layout.Obr. 39 Typický layout tranzistorů Q1 a Q2 pro V T bases current referenceNakonec rozeberme ještě teplotní chování této reference. Vzpomeňme, že V T je přímoúměrné absolutní teplotě a tedy teplotní koeficient je kladný. Integrované rezistory mají takékladný teplotní koeficient a dochází tak ke kompenzaci teplotní závislosti generovanéhoproudu (připomeňme, že ne úplně dokonalé).Jak jsme řekli dříve, hlavním úkolem tohoto obvodu je generovat referenční proudnezávislý na napájecím napětí. Ve skutečnosti chyby ve výstupním proudu nastávají hlavněpři změně VDD, a to ze dvou hlavních důvodů: výstupní odpor tranzistoru M1 ovlivňujepřenosový poměr M1/M2, a druhým důvodem je ne úplně shodné napětí v bodech A a B a tohlavně kvůli nedokonalé shodnosti (mismatch) tranzistorů M3 a M4. Tyto dvě omezeníovlivňují velikost napětí na rezistoru a potažmo také přímo velikost výstupního proudu. Tytoúvahy platí pro nízké kmitočty. Parazitní kapacity, které vzniknou mezi uzly reference a VDDči GND, mohou samozřejmě přenášet špičky napájecích signálů na hradlo tranzistoru M2(resp. M1) a tím ovlivňovat generovaný proud. Nebudeme teď rozebírat do podrobnostipříčiny a důsledky těchto jevů. Pouze doporučíme věnovat maximální možnou pozornostlayoutu reference, jehož prostřednictvím můžeme tyto jevy velmi efektivně omezit. Je vhodnéfyzicky oddělovat jednotlivé prvky, abychom minimalizovali vliv parazitních kapacit. Takéfiltrační kondenzátor mezi hradlem a source tranzistoru M2 mohou pomoci zabránit průnikušpiček na drain M2.7.7Kontrolní otázky1. Jaké jsou hlavní požadované vlastnosti proudové reference?

Návrh analogových integrovaných obvodů (BNAO) 752. K čemu slouží startovací obvod?Principi3. ální vztah a jeho vysvětlení pro nejjednodušší proudovou referenci - selfbiased

76 FEKT Vysokého učení technického v Brně8 Napěťové děliče a referenceAnalogové obvody obvykle mají dva napájecí terminály – VDD a VSS (gnd). Kromětoho ovšem mnohdy potřebují další pomocné napětí (v rozsahu VDD-VSS), která pomáhajínastavit požadovaný pracovní bod obvodu („bias voltage“). Je samozřejmě, hlavně z hlediskaúspory místa na čipu, výhodnější tato pomocná napětí generovat přímo na čipu místo aby sevyváděli pomocné piny mimo čip.Jak jsme viděli na předchozích obvodech, např. kaskodového proudového zrcadla, jepotřeba, aby pomocná (bias) napětí byla přesná a stabilní, protože jejich nestabilita můžečasto velice negativně ovlivnit celkové vlastnosti obvodu. Je také vyžadováno, aby nevnášelado obvodu další šumové signály (byla dobře chráněna před průnikem šumu), neboť takovébias napětí může zhoršit poměr signál/šum. Z předešlého vidíme, že je požadována hlavněpřesnost a imunita vůči šumu. Dá se ovšem předpokládat, že splnění těchto požadavků nemusíbýt zas až tak jednoduché a mnohdy bude vyžadovat komplexní a pečlivý přístupk celkovému návrhu takového obvodu.V některých typech obvodů nemusí být přesnost bias napětí až tak kritickýmparametrem. V těchto případech (obvod není příliš citlivý na absolutní hodnotu napětí) mohouposloužit i velmi jednoduchá a „ekonomická“ řešení jakými jsou jednoduché napěťové děliče,tranzistory v diodové konfiguraci či jednoduché posouvače napěťových úrovní.8.1 Napěťový děličNapěťový dělič je obecně obvod, který umí generovat napětí, jenž je téměř libovolnýmdílem z plného napájecího napětí. Diskrétní implementace běžně využívají rezistorů čiv některých případech i kondenzátorů. V integrovaných obvodech nejsou rezistory přílišvyužívány a to hlavně z těchto důvodů: jsou příliš náročné na spotřebovanou plochu čipu(zaberou mnoho místa) a děliče sestavené z nich mají příliš velkou spotřebu.Pro aplikace pracující spojitě v čase návrháři běžně používají děliče využívající MOStranzistorů. Na Obr. 40 vidíme dvě z možných implementací dvou-tranzistorového děličenapětí. Obvod na Obr. 40 a) je sestaven pouze z nmos tranzistorů, zatímco na Obr. 40 b) jeobvod využívající jak nmos tak pmos tranzistoru.Obr. 40 Napěťové děliče využívající MOS tranzistorůPokud je tranzistor zapojen v diodové konfiguraci, pracuje vždy v saturační oblasti.Protéká-li tedy oběma tranzistory stejný proud (dělič je nezatížený), můžeme psát

Návrh analogových integrovaných obvodů (BNAO) 77µ1C2oxz nichž potom dostanemekde⎛ W ⎞2 µ2Cox⎛W⎞⎜ ⎟ ( V ) ( ) 2DS1−VTh1= ⎜ ⎟ VDS2−VTh2⎝ L ⎠12 ⎝ L ⎠2( 8.1 )VDS1 + VDS2= VDD( 8.2 )VVαVα1VTh1− α2V+α1+α 22Th21=DS1=DDα1+ α21( 8.3 )⎛W⎞⎛W⎞α1= µ r ⎜ ⎟ ; α2= µ r ⎜ ⎟ ( 8.4 )⎝ L ⎠ ⎝ L ⎠Vidíme, že velikost výstupního napětí V 1 je dána poměrným dílem z napájecího napětíVDD plus konstantním členem (kladným nebo záporným). Závisí na geometrickýchrozměrech použitých tranzistorů a jejich prahových napětích (ta mohou být rozdílnáv důsledku použití rozdílných typů tranzistorů nebo díky body efektu).Proud tekoucí tranzistory můžeme získat z rovniceVDD= VTh1+ VTh2+2ICox⎛⎜⎝L1µ W11+2L2µ W22⎞⎟⎠( 8.5 )Z rovnice plyne, že proud roste s druhou mocninou pracovního (bias) napětí. Tatozávislost přináší některá omezení. Pro představu: prahové napětí se v určité starší technologiipohybuje kolem 1 V, prahové napětí se může měnit o ±20% a změna napájecí napětí okolo5V (4,5-5,5 V) se může pohybovat okolo ±10%. Potom napájecí napětí (předpokládáme jehopohyb o ±10%) mínus dvě prahová napětí (opět se možnými změnami) dávají rozsah 2,1-3,9 V (okolo nominální hodnoty 3 V). Tolerance v napětích ovšem vyvolají změnyv proudech, které tečou tranzistory děliče – proudy se změní v rozmezí -52% až +69% což jerelativně velká změna i rozsah. Tento rozsah tolerancí však nekoresponduje s přesností, kteráje požadována běžně v rámci návrhu integrovaných obvodů. Pokud posuneme napájecí napětína 3,3 V nebo ještě níže rozptyl proudu se ještě zhorší. Zůstane na stejné úrovni, jen pokudbudeme stejným (poměrným) způsobem snižovat přesnost napájecího a prahového napětíspolečně s bias napětím.Vidíme, že tranzistorový dělič může dávat požadovaná napětí v poměrně malémrozsahu v porovnání s celkovým rozsahem napájecího napětí. Bohužel dělič přenáší na výstupi stejný díl šumu a napěťových špiček (stejný jako je poměr výstupního napětí z celkovéhonapájecího napětí), který se objevuje na napájecích linkách.8.2 Napěťový dělič MOS-RV předchozích odstavcích jsme rozebírali tranzistorový dělič napětí. Jeho výstupem jepoměrná část napájecího napětí plus další pevný přípěvek. Často však spíše než bias napětí,které je vpodstatě zmenšenou kopií napájecího napětí, je požadováno referenční napětínezávislé na napětí napájecím. Nejjednodušším obvodem, který se tomuto požadavku blíží, jeTranzistor zapojený v diodovém uspořádání Obr. 41.

78 FEKT Vysokého učení technického v BrněObr. 41 Napěťová reference založená na zapojení tranzistoru v diodovém uspořádáníNapětí na takto zapojeném tranzistoru je dánoVout= VTh,n+2Ix⎛W⎞µnCox⎜ ⎟⎝ L ⎠1( 8.6 )Zde případná závislost na napájecím napětí je způsobena nedokonalostí proudovéhozdroje. Obvod je velmi jednoduchý. Musíme připomenout, že výstupní napětí se mění sezměnou prahového napětí způsobené technologickými odchylkami. Tato vlastnost se ale dánaopak i využít.8.2.1 Napěťový dělič – postup návrhuV DDV DDV GSIM1V SGR V RW1L1V SS V SSV outW1M1L1RObr. 42 Děliče napětí – příklad řešeníIV RV outCíle jsou následující:• Obvod pracující ve vhodném pracovním bodu (předpokládáme nezatížený dělič) výstupním napětí je požadovaným dílem napájecího napětí• Velikosti W/L všech MOS tranzistorů pro tento pracovní bodDůležité věci• Obvod by měl pracovat jako napěťový dělič zdrojCo nejmenší ztrátový výkon, co nejpřesnější výstupní napětí

Návrh analogových integrovaných obvodů (BNAO) 79Charakteristické vlastnosti jednoduchého proudového zrcadla zde jsou uvedeny požadované parametry navrhovaného napěťového děliče• Rozsah napětí na výstupním terminálu• Velikost proudu v pracovním bodě (ztrátový výkon)Co by mělo být na začátku zadánonásledující parametry jsou nezbytné pro uspěšný návrh. Mohou být získány:• Zadány• Vypočteny z jiných známých parametrů a konstant• Získány z výsledků SPICE simulacíKonstanty mohou být závislé:• použité technologii• typu MOS tranzistoru (NMOS nebo PMOS)• velikosti rozměru kanálu MOS tranzistoru (!)Postup řešenía) dělič MOS-R[2] Pracovní bod – zadáno: VDD (VSS), V ref , (KP, V th ), max. ztrátový výkon;Využijeme rovnice pro proud MOS tranzistorem v saturaci Id=KP*W*(V GS -V th ) 2 /2L[3] Volba délky kanálu L volíme násobek L min (~5x až 10x); pokud je rozdíl V out -V TH (odpovídá V GS -V TH )veliký volíme větší násobky[4] Výpočet R (v případě MOS-R)Použijeme Ohmův zákon; I in a VDD zadáno, V GS =V out známeV R =VDD-V out a R=V R /I in[5] Určení velikostí kanálů MOS tranzistorůStačí spočítat W 1 pro M1: I DS =KP*W 1 *(V GS1 -V thn ) 2 /2L 1 kde V GS1 odpovídá (V out -VSS)V případě MOS-MOS zopakujem výpočet pro W 2W 2 pro M2: I DS =KP*W 2 *(V GS2 -V thp ) 2 /2L 2 kde V GS2 odpovídá (VDD-V out )Příklad 8.1 Požadavky: V ref =0,6 V, P max =50µWV DD =1,2 V, VSS=0 V (gnd) Parametry (technologie):L min =0,12umKp n =1,0E-3 A/V 2 , Kp p =0,35E-3 A/V 2 , V THn =0,4 V, V THp =-0,45 V[1] Určení I biasP max =50µW, VDD=1,2 V I=P/V=50E-6/1,2=41,6 µA

80 FEKT Vysokého učení technického v BrněProud děličem nesmí přesáhnout 42 µA zvolíme 30 µASamozřejmě čím menší bude proud děličem tím menší budou výkonové ztráty. Problém svelmi malým proudem se však může ukázat ve chvíli, kdy nám rozměry MOS tranzistorůděliče vyjdou příliš malé na to, aby se dali slušně realizovat v layoutu. (toto hrozí hlavně vpřípadě kdy je rozdíl V GS -V TH větší).[2] Určení délky kanálu MOS tranzistorůzvolíme L=5*L min =0,6µmPlatí také L 1 =L 2 =L[3] Výpočet RR=(VDD-V out )/I in =(1,2-0,6)/30E-6=20kΩZkontrolujte zda je hodnota odporu realizovatelná na čipu. Pokud by hodnota byla přílišvysoká, je třeba v každém případě R PMOS tranzistorem. Tzn. zvolit dělič MOS-MOS[4] Určení šířky kanálů M1 aM2W 1 =2*L*I BIAS /KP n (V GS1 -V THn ) 2 =2*0,6E-6*30E-6/(1,0E-3(0,6-0,4) 2 )= XXXµmW 2 =2*L*I BIAS /KP p (V GS2 -V THp ) 2 =2*0,6E-6*30E-6/(0,35E-3(-0,6 - - 0,45 2 )= XXXµmOpět je potřeba se nad výsledkem zamyslet. Pokud jsou výsledné velikosti tranzsitorůpříliš velké, je možné zvětšit V GS nebo zmenšit délku kanálu L MOS traznistorů.V opačném případě (příliš malé rozměry problémy při matchingu v layoutu) VGSzmenšujeme.nebo prodloužíme délku kanálu.

Návrh analogových integrovaných obvodů (BNAO) 819 Napěťové referenceV předchozím textu jsme uvedli jen nejjednodušší obvody, které lze zahrnout doskupiny napěťových referencí. V následující části si ukážeme obvody, které umí generovatpřesná referenční napětí. Napřed ujasněme, co znamená v CMOS technologii slovo „přesné“– jde o hodnoty, které se pohybují v rozmezí 5% okolo požadované hodnoty. Další velmidůležitou vlastností napěťových referencí je jejich závislost na teplotě: mnoho aplikacívyžaduje závislost na teplotě tak malou, jak jen je možné dosáhnout (v ideálním případě nateplotě nezávislé!). Struktury, které jsou schopny v CMOS technologii generovat referenčnínapětí splňující výše uvedené požadavky, jsou založeny většinou na jednom z následujícíchprincipů- reference využívající napětí přechodu báze-emitor parazitního bipolárního tranzistoru- reference využívající rozdílu prahových napětí MOS tranzistoru- reference využívající teplotního napětí, V T =kT/qVšechny výše zmíněné veličiny, které stojí za principem jednotlivých napěťovýchreferencí, splňují za dané teploty požadovanou přesnost kolem 5%. Pokud potřebujemedosáhnout větší přesnosti, je nutné použít trimování elementů na čipu. Je několik způsobůtrimování – přepálitelné „pojistky“ na čipu nebo digitálně řízené pole jednotkových prvků.Technologie, které využívají tenkovrstvé rezistory, umožňují laserové trimování jejichvelikostí. Všechny tyto trimovací techniky jsou ovšem poměrně drahé a využívají se jen vespeciálních případech.9.1 Napěťová reference využívající násobení V BENapětí na propustně polarizovaném p-n přechodu (při středně velkých proudech) seblíží 0,7 V. Této hodnoty lze dosáhnout s dobrou přesností a lze tedy tohoto napětí využít progenerování referenčního napětí pomocí vhodné aplikace. Na Obr. 43 je uvedeno možnéobvodové řešení. Pokud jsou tranzistory M2 a M5 shodné je na výstupu napětí k krát V BE .

82 FEKT Vysokého učení technického v BrněObr. 43 Napěťová reference využívající násobení V BEObvod pracuje následovně: tranzistor Q1 je zapojen v diodovém uspořádání. Díkyshodným tranzistorům M3 a M4 je na rezistoru zapakováno napětí V BE , které generuje proudV BE /R. Tento proud je zrcadlen do výstupní větve (tranzistory M2 a M5) a protéká výstupnímodporem kR. Napěťový úbytek na odporu je potom dán následující rovnicí( W / L)5L2W5( 9.1 )Vout= kRI5= kR I2= k VW / L W L( )BE2Jak vidíme z rovnice, můžeme poměrem W/L tranzistorů M2 a M5 nastavitmultiplikační faktor, kterým můžeme násobit napětí V BE tak, abychom dosáhli požadovanévelikosti referenčního napětí. Je zřejmé, že tento faktor závisí na geometrických rozměrechtranzistorů a také rezistorů. Díky tomuto můžeme dosáhnout poměrně velké přesnosti, neboťta závisí pouze na kvalitě matchingu (shodnosti prvků, v tomto případě geometrický rozměrůdvou tranzistorů a rezistorů). Geometrické rozměry umíme v layoutu navrhnout tak, aby jejichpoměr zůstal zachován přesně, a pokud se použije stejný materiál pro rezistory, můžemedosáhnout překvapující přesnosti.9.1.1 Teplotní chováníPokud jsou rezistory vytvořeny ze stejného materiálu, potom multiplikační faktor k jetéměř nezávislý na teplotě. Potom tedy teplotní chování generovaného napětí závisí nachování V BE . Protože teplotní koeficient napětí V BE je -2,2 mV/°C, referenční napětí bude mítstejný teplotní koeficient. Předpokládejme referenci s k=2 a referenčním napětím 1,4 V. Přizvýšení teploty o 60°C (což je v případě integrovaných obvodů běžná hodnota) se změníreferenční napětí o 264 mV, což už je poměrně velká odchylka od požadované hodnotyreferenční.259.2 Napěťová reference využívající násobení V TStejně jako jsme využili napětí V BE na přechodu báze-emitor pro vygenerování přesnéhonapětí, můžeme využít i napětí teplotního, tedy V T . Už jsme také viděli, jak je možné využíttohoto napětí pro referenci proudovou. Na Obr. 44 je obvodové zapojení pro napěťovoureferenci, která využívá teplotního napětí (stejné schéma jako pro proudovou referenci, jenjedna výstupní větev navíc).Obr. 44 Napěťová reference odvozená od teplotního napětí

Návrh analogových integrovaných obvodů (BNAO) 83Velikosti oblastí emitorů Q1 a Q2 mají poměr v rozmezí 1 až n. Potom napětí narezistoru R je dáno rovnicí (4,55) I=V T /Rln(n). Předpokládejme, že tranzistory M2 a M5 jsoushodné a potom stejný proud poteče i do odporu kR. DostávámeV = kV ln n( 9.2 )outT( )Opět stejně jako u předchozí reference je teplotní chování celého obvodu ovlivněnoteplotní závislostí napětí V T . Toto napětí má kladný teplotní koeficient a proto i celá referencebude mít stejný teplotní koeficient.Napětí generované touto referencí je opět citlivé na zákmity objevující se na napájecíchnapětích. Jsou zde dva omezující vlivy: prvním je citlivost proudu protékajícím M2 a druhýmfaktorem je konečná velikost výstupní impedance tranzistoru„Vlivy rušeníz napájecího napětí budouminimální pokud zajistímevelký výstupní odportranzistorů M1, M3 aM5.“M5. Oba faktory působí ve stejném směru, a proto se jejichvliv sčítá.Z předchozích kapitol o proudových referencíchmůžeme odvodit doporučení i pro omezení vlivu rušivýchsignálů z napájení, která budou platná i pro referencenapěťové (velká obvodová podobnost).9.3 Napěťová reference využívající rozdílu prahových napětíNěkteré speciální technologie umožňují vytvořit tranzistory s různým prahovýmnapětím. Výroba těchto tranzistorů vyžaduje jeden implantační krok navíc v technologickémprocesu.Za cenu další vrstvy masek navíc máme možnost ovlivnit prahové napětí některýchvybraných tranzistorů na čipu. Tento posun v prahovém napětí je mnohem lépe pod kontrolou(je poměrně přesný) než třeba absolutní velikost prahového napětí. Z tohoto důvodu je rozdílv prahových napětích velmi dobrým základem pro generování přesného referenčního napětí.Obr. 45 Napěťová reference odvozená z rozdílu mezi prahovými napětímiTranzistor M1 na Obr. 45 má jiné prahové napětí než zbylé nmos tranzistory v obvodu(tlustší čára v jeho značce znamená speciální prahové napětí). Hradlo tranzistoru M1 jepřipojeno na napětí V AG (analogovou zem) a jeho source napětí je –V th1 . Source tranzistoruM2 (normálního MOS tranzistoru) je připojen na stejný potenciál díky operačnímu zesilovači,který ve smyčce zpětné vazby řídí právě hradlo tranzistoru M2. Výstupní napětí je potomdánoV = −V+ V( 9.3 )outTh, 1 Th,2

84 FEKT Vysokého učení technického v BrněPoznamenejme, že výstup je vztažen k analogové zemi, V AG . Tranzistory M3 a M4nastavují pracovní proudy. V rovnici ( 9.3 ) by měl být ještě započítán vliv napětí V DStranzistorů M1 a M2. Můžeme ale nastavit pracovní proud tak, aby saturační napětí oboutranzistorů byla stejná. Potom můžeme tento vliv zanedbat.Důležité také je, že rozdíl v prahových napětích závisí na hustotě dotace a je tedynapěťově nezávislý. Proto je také kvalita referenčního napětí tohoto obvodu výjimečná.Bohužel nutným předpokladem této implementace je dostupnost tranzistorů stejného typus různými prahovými napětími. Tato situace je však vzácná (protože je tento technologickýkrok poměrně drahý) a využívá se jen u speciálních aplikací.9.4 Kontrolní otázky1. Požadované vlastnosti napěťových referencí?2. Čím je dán ztrátový výkon napěťového děliče v CMOS obvodu?

Návrh analogových integrovaných obvodů (BNAO) 8510 Zesilovací stavební bloky integrovaných obvodůAnalogové systémy (integrované obvody) jsou vpodstatě celkem vhodně propojenýchjednodušších komponentů a pasivních prvků. Půjdeme-li ještě dále, můžeme i tytokomponenty (operační zesilovače, komparátory atd.) rozložit dále na základní stavební bloky.Mezi tyto základní stavební bloky řadíme jednoduché jednostupňové zesilovače, diferenčnípáry, proudové a napěťové reference apod. Aplikací tohoto hierarchického pohledu se stáváanalýza chování složitých systémů jednodušší a lépe pochopitelná. Samozřejmě důležitoupodmínkou pro pochopení chování složitějších systémů je právě znalost chování a omezeníprávě základních stavebních bloků. A těmto je věnována další kapitola.10.1 Invertor s aktivní zátěžíNejjednodušším blokem, o kterém lze prohlásit, že plní úlohu zesilovače, je invertors aktivní zátěží. Na Obr. 46 vidíme jeho obvodové zapojení pro variantu s a) nmos vstupnímtranzistorem a b) s pmos vstupním tranzistorem. Na rozdíl od verze invertoru pro logickéobvody je vstupní signál připojen pouze na gate jednoho tranzistoru. Tranzistor tvořící aktivnízátěž má pracovní bod nastaven pomocným referenčním napětím V bias .Obr. 46 CMOS implementace invertoru s aktivní zátěží a) nmos b) pmos vstupní tranzistorReferenční napětí vytváří tranzistor M B , který je zapojen v tzv. diodovém uspořádání(drain a gate tranzistoru je propojen) a protéká jím proud I bias . V následujících kapitoláchbude ukázáno, že toto uspořádání je stejné jaké je použito u jednoduchého proudovéhozrcadla.Napětí mezi G a S (V GS ) tranzistoru aktivní zátěže je konstantní a tudíž stejnosměrná(dc) napěťovo-proudová charakteristika je tímto určena. Pokud bude vstupní napětí V in menšínež je prahové napětí V TH tranzistoru M1, potom tranzistorem nepoteče téměř žádný proud avýstupní napětí bude v tomto případě velmi blízké napájecímu napětí VDD. V tomto případěpracuje tranzistor M1 v podprahovém („subthreshold“) režimu a tranzistor M2 v režimulineárním (odporovém, „triode“). Při zvyšování vstupního napětí V in začneme postupněopouštět podprahový režim a tranzistor se stává vodivým. Nicméně výstupní napětí stálezůstává blízké VDD až do okamžiku kdy proud tranzistorem M1 dosáhne hodnotysaturačního proudu (tranzistor M1 vstoupí do oblasti saturace). V tomto bodě mástejnosměrná převodní charakteristika poměrně prudký (a záporný) sklon (Obr. 47 a). V tétooblasti pracují oba tranzistory v saturačním režimu. Pokud nadále zvyšujeme vstupní napětí,

86 FEKT Vysokého učení technického v Brněproud tranzistorem M1 má snahu se zvyšovat a začíná být větší než proud tranzistorem M2.To není možné a dochází k vyrovnávání proudů zmenšováním výstupního napětí až dookamžiku kdy se tranzistor M1 dostane do lineárního režimu a napětí na výstupu se přiblížíke gnd.Obr. 47 Převodní charakteristiky invertoru s aktivní zátěžíSklon převodní charakteristiky invertoru je v přímé souvislosti s malosignálovýmzesílením. Obr. 47 b) ukazuje, že největšího zesílení, jak je známo, dosahuje invertorv oblasti, kde oba tranzistory pracují v saturaci. Z toho samozřejmě plyne, že pokud chcemetohoto obvodu použít jako zesilovače, je potřeba nastavit pracovní bod obvodu právě tak, abyse pohyboval v této oblasti. Naopak připomeňme, že v digitálních obvodech se snažíme, abyinvertor pracoval v oblastech kdy je výstup buď blízko napájecího napětí (VDD, log 1) nebonaopak zemi (gnd, log 0). V těchto bodech invertor vykazuje téměř nulovou výkonovouztrátu. Tohoto stavu je dosaženo právě tím, že vstupní signál řídí oba tranzistory (tranzistorymají spojeny své gate svorky a tento uzel je vstup). Přírůstek zesílení, které se touto úpravouzíská není velký, ale stačí na zajištění dostatečné DIGITAL NOISE MARGIN. Navícpřipomeňme, že proud tranzistorem v lineárním režimu lze kontrolovat jen velmi obtížně.10.1.1 Malosignálová analýzaNa Obr. 48 je zjednodušený malosignálový model invertoru z Obr. 46. Tranzistory jsoumodelovány pouze jejich transkonduktancí a výstupním malosignálovým odporem 1/g ds .Model tranzistoru z kapitoly 3.2 bral v úvahu také frekvenční chování MOS tranzistoru aznázorňoval toto pomocí kapacitorů C gs , C gd , C db , C gs,ov a C gd,ov . Tyto kapacity se objevují iv tomto modelu, ale jsou už sloučeny do skupin a reprezentovány vždy jen jedinou výslednoukapacitou C L podle následujícího postupuC ≈ C + CC3≈ CCdb112+ C≈ Cdb2gs1gd 2+ C+ Cgd 2gs1,ovgd1,ov+ Cgd1,ov+ CPři nízkých kmitočtech potom můžeme psát pro zesíleníAV− gL( 10.1 )outm1v= =Vingds1+ g( 10.2 )ds2Pokud bude splněno, že oba tranzistory M1 i M2 jsou v saturačním režimu, potom jejichmalosignálový parametry můžeme vyjádřit jakogWµ C= λLm= 2oxIDgdsID( 10.3 )

Návrh analogových integrovaných obvodů (BNAO) 87Dosazením rovnice ( 10.3 ) do ( 10.2 ) dostanemeAv= −⎛W⎞2 µ1Cox⎜ ⎟( 10.4 )⎝ L ⎠ID( λ + λ )np1Obr. 48 Náhradní malosignálové schéma invertoru s aktivní zátěžíPřipomeňme, že vztah ( 10.4 ) bude platit po dobu platnosti ( 10.3 ). Pokud se hodnotyproudů dostanou na velmi nízké úrovně, tranzistor se dostane do podprahového režimu, prvnírovnice ( 10.3 ) přestane platit. V tomto režimu je transkonduktance přímo úměrná proudu I D .Ig = DmkT( 10.5 )nqZesílení se potom stává nezávislé na proudu nastaveném pracovním bodem1Av= −kTn ( λn+ λp)q( 10.6 )Pro běžné CMOS technologie jsou λ n a λ p v rozmezí 0,03÷0,1 V -1 , zatímco n sepohybuje v rozmezí 1,5 až 2. Z uvedených konstant lze odhadnout maximální dosažitelný ziskinvertoru či invertujícího zesilovače na 50 dB při pokojové teplotě. Obr. 49 ukazuje popsanouzávislost zisku na nastaveném pracovním bodě (proudu).Obr. 49 Závislost stejnosměrného zesílení (dc) na velikosti pracovního prouduMalosignálová kmitočtová odezva invertoru je opět řešena s využitím schématu na Obr.48. Kapacita C 2 , která propojuje vstup a výstup invertoru, může být transformována

88 FEKT Vysokého učení technického v Brně(odstraněna) aplikací Millerova teorému. C 2 se rozdělí na dvě samostatné kapacity. C 2´ budezapojena na vstupní uzel ( C 2 (1-A v ) ), druhá C 2´´ bude zatěžovat uzel výstupní ( C 2 (1-1/A v ) ).Pokud bude napěťové zesílení dostatečné (a kmitočtově nezávislé), pak celková výstupníkapacita bude C T =C 2 +C 3 a výstupní odpor 1/(g ds1 +g ds2 ). Okamžitě vidíme, že přenosováfunkce je charakterizována pólem, který leží na úhlovém kmitočtu ω pg ( ) Ids1+ g λ2 n+ λdsp Dωp= =C + C C + C( 10.7 )23Můžeme také díky zpětnovazebnímu kapacitoru C 2 uvažovat o nule přenosové funkce,která se váže k pólu. Pro výstupní uzel můžeme napsat( vo − vin) sC2 + gm1vin+ ( gds1+ gds2) vo+ vosC3= 0( 10.8 )Tato rovnice potvrzuje existenci předpokládaného pólu a lokalizuje nulu na úhlovémkmitočtu ω z =g m /C 2 . Potom malosignálový napěťové zesílení je dánoAv() s=g− gds1m1+ gds2231−s / jω1+s / jωzp( 10.9 )Podíváme-li se blíže na polohu nuly přenosové funkce, vidíme, že leží v pravé poloviněkomplexní roviny, na mnohem vyšší frekvenci než pól.- poměr jejich úhlových kmitočtů jedán vztahem A 0 (1+C 3 /C 2 ).Důležitým parametrem zesilovače je jednotkový kmitočet f T (nebo také GBW -gain-bandwidth), který udává frekvenci, při níž je zisk právě 0 dB (jinými slovy: zesilovačzesiluje 1x). Z výše uvedené rovnice, při zanedbání vlivu nuly, můžeme pro f T psátfT=1ωp2πAv1 g2πC + C⎛W⎞2µ1Cox⎜ ⎟⎝ L ⎠C + Cm1( 0) ==ID2312π23( 10.10 )Z uvedené rovnice vyplývá, že kmitočet f T roste s odmocninou proudu I D . Tento závěr jev přímém rozporu s dříve uvedeným doporučením vyplývajícím ze vztahu pro stejnosměrnýzisk – pro vyšší zisk, při zachování rozměrů tranzistorů, je potřeba snížit pracovní proud I D .Nesmíme zapomínat, že uvedená doporučení jsou odvozená ze zjednodušených rovnic a platíhlavně pro hrubý návrh. Počítačové simulace později ukáží mnohem komplexnější chováníjednotlivých bloků. Nicméně, výše odvozené doporučení či pravidla jsme odvodili za účelempochopení chování invertoru jako základního stavebního bloku (a totéž uděláme i pro dalšíbloky v této kapitole). Naším úkolem je stanovení souboru podobných jednoduchých pravidelpro všechny základní bloky, abychom s jejich pomocí mohli směrovat chování těchto bloků apotažmo systémů z nich poskládaných.Důležitým poznatkem, který je trochu skryt, je hodnota Millerovy kapacity na vstupu(jde o přetransformovanou kapacitu C 2 , která je „zesílena“). Zesílení zesilovače můžedosáhnout hodnoty 100 i více. Ačkoliv je hodnota C 2 velmi malá (běžně jednotky až desítkyfF), díky zesílení zesilovače může být transformována na nezanedbatelnou hodnotu, která seprojeví jako vstupní kapacita. Tato potom může působit problémy předchozím stupňům, kteréřídí invertor.Dalším bodem k uvážení je požadavek co největšího rozsahu výstupního napětí. Řeklijsme, že klíčovým požadavkem pro efektivní fungování invertoru jako zesilovače je potřebaudržet oba tranzistory v saturaci. To znamená, že napětí na drainu musí být větší, než jsounapětí saturační V sat =V GS -V TH . Vidíme, že výstupní napětí nemůže dosáhnout hodnoty VDDnebo gnd, protože musíme splnit předcházející požadavek minimálního saturačního napětípmos, resp. nmos, tranzistoru. Rozsah výstupního napětí je tedy dán

Návrh analogových integrovaných obvodů (BNAO) 89Vsat, nVout≤ VDD −Vsat,pProtože jsou saturační napětí běžně „jen“několik málo stovek mV můžeme dosáhnoutpoměrně slušného rozsahu i pro nízká napájecínapětí jako je 3,3 V či méně.10.1.2 Šum≤ ( 10.11 )PAMATUJ!Výstupní dynamický rozsahinvertoru s aktivní zátěží je jedenz nejlepších jakého může návrhářpři použití MOS technologiedosáhnout!!!Pro studium chování invertoru z hlediska šumu použijeme opět schéma z Obr. 46, donějž doplníme zdroje šumu (Obr. 50). Protože spolu jednotlivé šumy nijak nekorelují, vevýsledném efektu, měřeno na výstupu (či vztahováno ke vstupu), jsou superponoványv mocninném tvaru. Počítáme (zjišťujeme) příspěvek každého generátoru a předpokládámemalosignálový vliv na výstupní signál. Dostáváme tři výstupní napětí, která jsouzkombinována v mocnině a tuto hodnotu potom používáme na vstupu jako jeden generátorvstupního šumu.Obr. 50 Schéma invertoru s aktivní zátěží pro šumovou analýzuPo podrobnějším studiu Obr. 50 zjišťujeme, že zesílení šumu na M2 a MB je shodné:Zdroj představující M2 (MB) generuje proudový signál proporcionální k šumovému napětí.Navíc šumový zdroj M1 je násoben transkonduktancí g m1 . Potom malosignálový výstupnínapětí odpovídáv2n,outvg+2 2( v + v )2 22n,1m1n,2n,B m 2= ( 10.12 )( g + g ) 2ds1ds2Výsledek můžeme vztáhnout ke vstupu tím, že jej vydělíme A v 2 . Předpokládáme, žetranzistory M2 a MB jsou shodné, v 2 n,2=v 2 n,B a dostávámev2n,in2 2⎛ v ⎞=2 ⎜n,2gm21+2 ⎟ 2vn,1= v,1 12 2 n⎝vn,1gm 2 ⎠g( +η)( 10.13 )Vidíme nejen, že je potřeba udržet vstupní šumový signál co nejmenší, ale žešumovému signálu by měl dominovat šum ze vstupního tranzistoru. V tomto případě můžemedosáhnout toho, že faktor η bude zanedbatelný a zesilovací koeficient se bude blížit 1.Spektrum šunkových generátorů z Obr. 50 se skládá ze dvou komponent. První je bílý šum adruhý je šum 1/f. Pokud budeme uvažovat tyto dva příspěvky, dostaneme pro faktor η

90 FEKT Vysokého učení technického v Brně2gKf ,2L1η 2( 10.14 )K Lm2white= 2 η1/f=gm1Kde pro g m použijeme (2µC ox (W/L)I D ) 1/2 . Z výše uvedených vzorců plyne, že minimálníη dostaneme, když transkonduktance vstupního tranzistoru bude větší než aktivní zátěže.Navíc pro minimalizaci η 1/f , typ aktivní zátěže musí vykazovat nižší koeficient flicker šumu adélka kanálu tranzistoru aktivní zátěže (a jeho bias tranzistoru) musí být větší než délkakanálu vstupního tranzistoru.Výše uvedené doporučení platí prosamostatný blok invertoru s aktivní zátěží. Vesložitějším obvodu je propojeno mezi sebouvětší množství různých zesilovacích stupňů. Prodanou specifickou architekturu potom musínávrhář identifikovat nejkritičtější blok anavrhnout ho podle výše uvedených rad adoporučení.f ,122DOPORUČENÍŠumu libovolného zesilovacího stupněby měl vždy dominovat šumovýpříspěvek vstupního tranzistoru. Šumaktivní zátěže musí být nejméně 2xmenší než šum vstupního prvku.10.1.3 Návrh invertoru s aktivní zátěžíPro návrh invertoru s aktivní zátěží potřebujeme znát několik parametrů:- typ vstupního tranzistoru (nmos nebo pmos)- velikost tranzistorů- hodnotu pracovního prouduNa předchozích stránkách jsme odvodili několik přibližných rovnic pro klíčovéparametry zesilovače. S jejich použitím a použitím zadaných parametrů můžeme provéstdůkladný návrh celého obvodového bloku.Nyní si projdeme celý proces návrhu postupně krok po kroku.První rozhodnutí se týká typu vstupního tranzistoru. Často toto rozhodnutí závisí napředchozím stupni. V případě dvoustupňového zesilovače (uvidíme v dalších kapitolách) býváinvertor s aktivní zátěží použit jako druhý stupeň zesilovače. Pokud má první stupeň navstupu tranzistory nmos, pak druhý stupeň použije jako vstupní tranzistor pmos a naopak. Vevelké většině případů rozhodují o typu vstupního tranzistoru šumové požadavky.V předcházejícím odstavci jsme předpokládali, že šum zesilovače je určen šumovýmivlastnostmi vstupní součástky. Potom tedy znovu opakujeme, že nmos tranzistor vykazujelepší vlastnosti v oblasti bílého šumu a horší v případě šumu 1/f než pmos. Z předchozíhotedy vyplývá, že vstupní tranzistor bude nmos typ v případě převažujícího šumu bílého anaopak pmos dostane v případě, kdy potřebujeme omezit vliv šumu 1/f.Dalším krokem je určení velikosti tranzistorů. Rozměry závisí na poměrně velkémpočtu parametrů, z nichž jeden je rozsah výstupního napětí (jeden z nejdůležitějších parametrův případě obvodů pro nízká napájecí napětí). Rovnice ( 10.11 ) nám určuje, jak velikésaturační napětí budou potřebovat oba tranzistory. Saturační napětí závisí na pracovním bodě,resp. nastaveném pracovním proudu, a poměru W/L kanálu MOS tranzistoru. S využitímpředchozího můžeme psátµ2I2I≤ V ≤ VDD −( 10.15 )biasbias1Cox/out( W / L) 1µ 2Cox( W L) 2

Návrh analogových integrovaných obvodů (BNAO) 91Předpokládáme, že návrhář samozřejmě chce dosáhnout maximálně možného rozsahuvýstupního napětí, hlavně případě výstupního stupně. To je třeba hlavně z důvodu dosažení conejlepšího poměru signálu k šumu (SNR, signal-to-noise ratio).Rovnice ( 10.15 ) dává do souvislosti pracovní proud a poměr W/L tranzistoru.K dosažení vhodného poměru W/L (myšleno „realizovatelného“ a také je potřeba vzít už teďv úvahu potřeby layoutu a „matchingu“) musíme určit velikost pracovního proudu. Při jehourčování je třeba myslet na požadované zesílení,spotřebu a „rychlost“ (kmitočtové vlastnosti), neboťvšechny tyto parametry volba velikosti pracovníhoproudu přímo ovlivní (viz. Poučky v předchozíchkapitolách).Pracovní proud určuje konečné zesílení ašířku pásma celého stupně. Předpokládejme, že obaDOPORUČENÍ!Drž saturační napětí tranzistorův jakémkoliv výstupním stupninízké: rozsah výstupního signálubude velký a dynamický rozsah seodpovídajícím způsobem zvýší.tranzistory musí být v saturaci a potom můžeme použít rovnice ( 10.4 ) a ( 10.10 ) k určenívhodné velikosti pracovního proudu. První rovnice určuje konečné zesílení a druhá kmitočetjednotkového zesílení (pro pohodlnost čtenáře uvádíme obě rovnice znovu)Av= −⎛W⎞WCoxCoxL2 ⎛ ⎞2µ 1 ⎜ ⎟µ1 ⎜ ⎟( 10.16 )⎝ ⎠11 ⎝ L ⎠f =IIDTD( λ + λ ) 2πC2+ C3npPro danou (návrhář musí samozřejmě znát technologii, kterou bude při návrhu využívat)technologii jsou parametry (2µC ox ) 1/2 /(λ n +λ p ) a (2µC ox ) 1/2 známy. Potom opravdu rovnice (10.16 ) mohou být využity k určení hodnoty pracovního proudu a potažmo poměru W/L.předpokládejme například, že použijeme nmos tranzistor jehož KP je 180µA/V 2 , zvolíme takévhodné λ n =8,5*10 -2 V -1 a λ p =3,5*10 -2 V -1 . Typická hodnota (C 2 +C 3 ) je 0,75 pF. Po dosazenído ( 10.16 ) nám pro proud v mA vychází soustava rovnicAv⎛ W ⎞⎜⎝⎟L ⎠ 18 ⎛W⎞= −5 fT= 1.27 ⋅10⎜ ⎟I⎝ L ⎠D1ID( 10.17 )Tuto soustavu lze řešit zadáním požadovaného zesílení a tranzitního kmitočtu. Pokudchceme A v =-80 a f T =300 MHz dostáváme (W/L)=38 a I D =147 µA.Připomeňme ještě, že navíc musíme zajistit vhodné podmínky pro výstupní uzel. Zátěžinvertoru musí být kapacitní (jinak konečná velikost výstupního odporu spolu s rezistivnízátěží ovlivní hodnotu zesílení stupně) a navíc během změn výstupního signálu je potřeba,aby obvod byl schopen dodávat resp. odsávat proud ze zatěžovacího kapacitoru ve výstupnímuzlu. Pokud proud zajišťuje aktivní tranzistor (M1), tak s tímto není problém. V opačnémpřípadě, pokud pracuje jako zdroj proudu aktivní zátěž, dostáváme další omezení – rychlostpřeběhu (SR, slew rate)dVIout bias≤ ( 10.18 )dtCLoadkde C Load je celková kapacita výstupního uzlu, C 2 +C 3 , jak je vidět ve schématumalosignálového modelu, Obr. 48. Pokud je navržený pracovní proud dostatečně velký, abybyl splněn požadavek na SR, můžeme přistoupit k dalšímu kroku. V opačném případěmusíme zvětšit pracovní proud stupně a přistoupit ke kompromisnímu řešení mezi parametry,které si navzájem odporují – konečné zesílení X rychlost.

92 FEKT Vysokého učení technického v BrněPokud už známe poměr W/Lkanálu vstupního tranzistoru, musímedále určit délku kanálu L (potažmo išířku W). Předpokládali jsme, žeznáme λ n a λ p , a musíme tedy určit Ltak, abychom tento předpokladnaplnili. Ve skutečnosti vždy známejejich součet. Máme zde tedy určitýstupeň volnosti, který můžeme využítPAMATUJ!Schopnost „napájet“ zátěž na výstupu je uinvertoru s aktivní zátěží asymetrická. Velkýrozsah vstupních napětí umožňuje řídit proudvstupním tranzistorem v širokém rozsahu.Naproti tomu proud aktivní zátěží nemůžepřekročit hodnotu saturačního proudu.k optimalizaci dalších obvodových parametrů. Vhodným využitím je optimalizace šumovýchvlastností. Víme, že vstupní příspěvek blikavého šumu (1/f) je možné redukovat zvětšovánímdélky kanálu tranzistoru aktivní zátěže. Z tohoto důvodu je možné nastavit vhodně délkukanálu tohoto tranzistoru tak, abychom dosáhli požadovaného součtu (λ n + λ p ).Poznamenejme jen, že běžně je tato délka jen několika násobek (max. 5-ti násobek L min )minimální délky povolené technologií.Příklad 10.1Navrhněte invertor s aktivní zátěží. Použijte na vstupu nmos tranzistor a Spice modelz přílohy B. Obvod bude zatěžován 0,5pF. Jsou požadovány následující vlastnosti:Rozsah výstupního napětí 0,2-3,1 V (V DD =3,3 V)dc zesílení lepší než 40 dBSR lepší než 20V/µsf T lepší než 140 MHzŘešení:Dobrým výchozím bodem je zjištění vlastností tranzistorů dané technologiev saturačním režimu. Abychom tyto vlastnosti mohli určit, musíme se nejdříve předběžněrozhodnout pro velikost pracovního proudu. Toto lze udělat pomocí specifikace SR a velikostikapacitní zátěže:dVI C20 out−bias>L= 1012 = 20 µ A− 6dt 10Abychom měli nějakou rezervu, zvolíme Ibias=30µA.Vlastnosti tranzistorů, které použijeme dále, zjistíme z předběžných simulací, kamumístíme řadu tranzistorů v „diodovém“ zapojení. Zjišťované vlastnosti jsou vidět navýstupní výpisu ze Spice simulátoru. Použili jsme následující testovací obvod:DIODE CONNECTED TRANSIATORS. OPTIONS NODE NOPAGEMl 1 1 Gnd Gnd MOD}} L-0.5u W=5u AD=66p PD=24u AS=66p PS=24uM2 2 2 Gnd Gnd MODN L=lu W=10u AD=66p PD=24u AS=66p PS=24uM3 3 3 Vdd Vdd MODP L=0.5u W=5u AD=66p PD=24u AS=66p PS=24uM4 4 4 Vdd Vdd MODP L=lu W=10u AD=66p PD=24u AS=66p PS=24ui1 Vdd 1 30uAi2 Vdd 2 30uA

Návrh analogových integrovaných obvodů (BNAO) 93i3 3 Gnd 30uAi4 4 Gnd 30uA vdd Vdd Gnd 3.3 .opSkládá se ze dvou nmos a dvou pmos tranzistorů. Pracovní proud byl výše určených30 µA, délky kanálů tranzistorů odpovídaly minimální délce kanálu a jeho dvojnásobku. Šířkakanálu odpovídala poměru W/L=10. Výsledky jsou uvedeny dáletable isM2M3 MODN M4 MODPAC SMALL-SIGNAL MODELSMl MODELMODNMODPTYPE NMOS NMOS PMOS PMOSID 3.006-005 J. Ode-005 -3.00e-005 -3.00e-005VGS 7.60e-001 7.27e-001 -1.08e+000 -1.26e+000VDS 7.606-001 7.276-001 -1.08e+000 -1.26e+000VTH 5.44e-001 5.0Se-001 -7.36e-001 -8.42e-001VDSAT1. 70e-001 1.67e-001 3.35e-001 3.516-001RS 9.84e+000 4.92e+000 9.60e+000 4.80e+000RD 9.84e+000 4.92e+000 9.60e+000 4.80e+000GM 2.52e-004 2.47e-004 1.42e-004 1.266-004GDS 2.25e-006 8.81e-007 9.24e-006 2.43e-006GMB 6.21e-005 6.57e-005 1.57e-005 2.35e-005GBD 0. OOe+000 0. OOe+000 0. OOe+000 0. OOe+000GBS 0. OOe+000 0. OOe+000 0. OOe+000 0. OOe+000CGS 9.09e-015 3.60e-014 3.55e-015 1.656-014CGD 1.03e-015 2.10e-015 1.58e-015 3.31e-015CGB 3.14e-016 8.18e-016 6.42e-016 2.24e-015CBD 5.50e-014 5.50e-014 3.40e-014 3.2Se-014CBS 8.34e-014 8.54e-014 4.05e-014 4.41e-014Vidíme, že požadavek na saturační napětí < 0,2 V je s rezervou splněn pouze v případěM1 a M2. Protože saturační napětí klesá s odmocninou poměru W/L, bude potřeba zvětšitšířku pmos tranzistorů nejméně faktorem 2–4.V tomto prvním přiblížení nepozorujeme žádnou změnu g ds vlivem šířky kanálu. Pokudvybereme L n =0,5µm a L p =1µm, bude celková výstupní vodivost 4,68Ω -1 ; potom požadovanýzisk 40 dB vyžaduje transkonduktanční zesílení lepší než 4,68*10 -4 Ω -1 . V tabulce vidíme g mpouze 2,52*10 -4 Ω -1 pro tranzistor M1. Proto je potřeba zvětšit poměr W/L aspoň 4x.Pomocí rovnice můžeme teď vypočítat přibližný kmitočet f T . Specifikace vyžadujealespoň 140 MHz, potom při zanedbání parazitní kapacity a zahrnutím pouze C L (veskutečnosti velkou chybu neuděláme, protože parazitní kapacita bude v řádu fF)gm= 2πCLfT= 6.59 ⋅10Což je větší hodnota transkonduktance, než je požadována specifikací zesílení. Tentovýsledek znamená, že poměr W/L se bude muset dále zvětšit tak, aby byla splněna specifikacena šířku pásma. Nová hodnota W/L vychází na minimálně 90. Po několika dalšíchupřesňujících simulacích můžeme přesně určit (W/L) in,n =50µm/0,5µm; (W/L) load,p =25µm/1µma Ibias=30µA. Z těchto hodnot dále vyplývá:A v =41 dB, f t =150 MHz, V sat,n =0,068 V, V sat,p =0,290 V.Vidíme, že specifikace se podařilo splnit v rozmezí několika procent!!!−4

94 FEKT Vysokého učení technického v Brně10.1.4 Jednoduchý MOS zesilovač –podrobný postup návrhuV DDV DDM BM 2InI BiasV GS,BM 1I BiasV GS,BOutInM 1M BM 2Outn-MOS output typp-MOS output typCíle jsou následující:• Obvod pracující ve vhodném pracovním bodu zesílení bude využitelné v oblasti malých signálů• Velikosti W/L všech MOS tranzistorů pro tento pracovní bod• Pracovní bod je nastaven klidovým proudem struktury zvaný “bias current” I Bias snažíme se, aby oběma větvemi protékal shodný proud; Tohoto požadavku jedocíleno použitím proudového zrcadla (značeno červenou oblastí)Důležité věci• Obvod by měl pracovat jako zesilovačů zesiluje vstupní signál V In na signálvýstupní V Out• Chceme využívat maalo signálové vlastnosti obvodu a tak musíme nastavitpracovní bod do správného režimu (v tomto případě: všechny MOS musí být vsaturaci)

Návrh analogových integrovaných obvodů (BNAO) 95• Tranzistory MB a M2 musí mít stejné velikosti kanálu (W, L), aby proud tekoucíoběmi vštvemi byl shodnýCharakteristické vlastnosti jednoduchého MOS zesilovače zde jsou uvedeny požadované parametry navrhovaného zesilovače• Rozsah výstupního signálu: náše zadání V out =0,2..0,8V• DC zesílení: A V• Unity gain frequency (kmitočet kdy AV=1):• Rychlost přeběhu (slew rate, udává jak rychle je výstup schopen sledovatvstupní signál): SRf TCo by mělo být na začátku zadáno následující parametry jsou nezbytné pro uspěšný návrh. Mohou být získány:• Zadány• Vypočteny z jiných známých parametrů a konstant• Získány z výsledků SPICE simulacíKonstanty mohou být závislé na:Postup řešení1. Pracovní bod• použité technologii• typu MOS tranzistoru (NMOS nebo PMOS)• velikosti rozměru kanálu MOS tranzistoru (!)dVoutdVoutVyužijeme rovnice IBias > CL, kde = SR pro určení pracovního proududtdtzesilovače. Výslednou hodnotu navýšíme o malou rezervu (viz. znaménko “>” v rovnici!)I Bias= K2. Krok 2 (včetně všech položek v něm obsažrných) je nutno opakovat tak dlouho neždosáhneme parametrů v zadání (viz. Charakteristické parametry). Je samozřejmě nutnérespektovat vzájemný kompromis mezi jednotlivými parametry, pokud si navzájemodporují. Korigujte W/L nebo L min každém průchodu procedurou kroku 2 až po úspěšnédokončení návrhu.a) Zkontrolujte, zda tranzistory jsou v saturační oblasti. Saturační napětí musízároveň být jen takové, abychom mohli splnit podmínku požadovaného rozsahu výstupníhonapětí.

96 FEKT Vysokého učení technického v Brněn-MOS output amplifierM1n-MOSoutputV sat,nV outM2p-MOSV sat,pV outV DDI BiasV sat,nI Bias V sat,pV DD -V out rangeV out rangeV DSV DS V závislosti na typu zvoleného obvodu (nmos či pmos jako aktivní tranzistor),vypočtěte a zkontrolujte saturační napětí tranzistorů M1 a:2IBias2IBias,1== KV sat ,2== KKp ⋅ W / LKp ⋅ W / LV sat ( )( )11Ujistěte se, že používáte správnou konstantu KP a W/L pro daný typ tranzistoru Pokud výstupní signál může být v požadovaných mezích, pokračujte dále / jestliženesplňujete podmínku rozsahu výstupního napětí, vraťte se zpět a zvolte jinou velikost L neboW/L a výpočet zopakujteb) Vypočtěte zesílení (závisí pouze na M1):AV=2KpIBias( W L)1/2( λ + λ )Porovnejte výsledek se zadanou hodnotou, pokud je zadána hodnota zesílení v dB,použijte hodnotu 10log(A V ). (10log nezapomeňte, že A V je poměr napětí nikoliv výkonu!). Pokud je A V dostatečně velké, pak pokračujte dalším krokem, v opačném případě zvoltenový poměr W/L nebo L a zopakujte celý postup kroku 2 znovu od začátkunp1= K2c) Vypočtěte kmitočet jednotkového zesílení(unity gain frequency, závisí pouze na M1):f T=12 πpokud C2 a C3 nemáte přímo zadány, použijte:I2+ C( W L)Bias2Kp1/C31= K

Návrh analogových integrovaných obvodů (BNAO) 97C3C≈ C2db1≈ C+ Cgd 2db2+ C+ Cgd1,overlapgd1,overlap+ CL Pokud je f T dostatečně velké návrh je hotový. V opačném případě je opět potřeba zvolitnový poměr W/L nebo L a zopakovat celý postup kroku 2 znovu od začátkuPříklad 10.2Požadavky: n-MOS output, Vout=0,2…0,6V, SR=30V/µs, Gain=25 dB, fT=150 MHz,VDD=2VParametry:C L =0,5 pF, L min =0,12 µm, KP n =1,036E-3, KP p =0,3453E-3,C 2 +C 3 =0,75 pFλn=8,5E-2, λp=3,5E-21. Pracovní bod:dVoutVIBias≈ CL = 30 ⋅ 0,5 pF = 15µA → IBias= 20µAdt µ s2. Návrhová procedura:Začneme s L=L min , W/L=10 pro všechny tranzistory.a) Zkontrolujeme rozsah výstupního signálu:2IBias 2 ⋅ 20µAVsat, n= == 0,062V< Vout,min= 0, 2V−3Kp ⋅1,036 ⋅10⋅10Vn( W / L)12IBias2 ⋅ 20µA, p= == 0,108V< VDD−Vout,min= 1,−3Kp ⋅0,3453⋅10⋅10sat4p( W / L)2vyhovujeb) kontrola zasílení:( W / L)−32Kp11 2 ⋅1,036⋅10⋅10AV === 268 → 10 ⋅ log( AV) = 24,3dB< 25dBIBias−2−2( λ + λ ) 20µA( 8,5 ⋅10+ 3,5 ⋅10)npVnevyhovujeHodnota je příliš malá. Abychomm dosáhli většího zesílení musíme zvětšit poměr W/L.Nastavíme tedy W/L=20 a zopakujeme předešlé kroky.a) Kontrola rozsahu výstupního signálu:

98 FEKT Vysokého učení technického v BrněV2IBias 2 ⋅ 20µAVsat, n= == 0,044V< Vout,min= 0, 2V−3Kp ⋅1,036⋅10⋅ 201( W / L)12IBias2 ⋅ 20µA, p= == 0,076V< VDD−Vout,min= 1,−3Kp ⋅0,3453⋅10⋅ 20sat4p( W / L)2vyhovujeb) Kontrola zesílení:( W / L)−3KpA = 21 1 2 ⋅1,036⋅10⋅ 20V== 379 → 10 ⋅ log( AV) = 25,8dB> 25dBI−Bias−22( λ + λ ) 20µA( 8,5 ⋅10+ 3,5 ⋅10)npvyhovujeVc) Kontrola frekvenčního rozsahu (unity gain frequency):( W / L)−31 IBias2Kp11 1 20µA 2 ⋅1,036⋅10⋅ 20f T=== 193MHz> 150MHz2πC + C 2π0,75 pFvyhovuje23Výsledek:I = Bias20µA a L = 0,12µm , W / L = 20 pro všechny tranzistory.10.2 Diferenční párDiferenční pár je velmi často používaným blokem pro vstupní část operačníchzesilovačů. Obr. 51 ukazuje obvodové uspořádání tohoto bloku v CMOS technologii. Skládáse ze dvou tranzistorů, jejichž source terminály jsou spojeny a připojeny k proudovémuzdroji. Tranzistory mohou být jak typu n (jako na obrázku) tak i p typ a jsou navzájem shodné.Pokud jsou oba tranzistory v saturačním režimu, platí:II12C⎛W⎞ox= µ ⎜ ⎟( V ) 2GS1−VTH2 ⎝ L ⎠C W( ) 2( 10.19 )ox ⎛ ⎞= µ ⎜ ⎟ VGS2−V( 10.20 )TH2 ⎝ L ⎠kde (W/L) 1 a (W/L) 2 jsou za normálních okolností shodné, transistory jsou „matched“(shodné ve smyslu vlastností po fyzické implementaci – nakreslení v layoutu). Výstupnívodivosti jsou ve výše uvedených rovnicích zanedbány (člen s parametry λ).Vstupní signál může být vyjádřen jako

Návrh analogových integrovaných obvodů (BNAO) 99VinVinVGS1= VGS0+ ; VGS2= VGS0−22( 10.21 )kde V GS0 je napětí ve společném uzlu (spojené source terminály) a V in je rozdílovýsignál.Považujeme-li rozdílový proud, ∆I, za výstupní veličinu obvodu, pak dostáváme⎛W⎞( V −V)∆I= I1 − I2= µ Cox⎜ ⎟ VinGS 0 TH⎝ L( 10.22 )⎠1Vyjádříme-li pracovní (bias) proud jakoPak pro rozdílový proud platíISS⎛W⎞= I + I = µ C ⎜ ⎟ ( V −V) 2( 10.23 )1 2 oxGS 0 TH⎝ L ⎠1⎛W⎞∆I = Vinµ Cox⎜ ⎟ ISS= Vingm( 10.24 )⎝ L ⎠1poslední vztah ukazuje, že výstup diferenčního páru je přímo úměrný vstupnímu napětía odmocnině z poměru W/L a nastavenému pracovnímu proudu. Vidíme, že v případědiferenčního páru je situace velmi podobná invertoru s aktivní zátěží a přenosové zesíleníroste s odmocninou proudu v pracovním bodě.Důležitým znakemje lineární vztah mezivstupním napětím avýstupním proudemObr. 51 Diferenční pár z MOS tranzistorůPOZNÁMKAVztah mezi velkosignálovým vstupním napětím a rozdílovýmvýstupní proudem je u diferenčního páru lineární pokudoba tranzistory pracuje v saturační oblasti.v oblasti „velkých“signálů. Je to důsledekspecifické kvadratické proudově-napěťové závislosti MOS tranzistoru v saturační oblasti (viz.vztah pro proud tranzistorem v saturaci).Při výpočtu ∆I se kvadratické členy navzájem vyruší a zůstanou pouze lineární členy.Necháváme na čtenáři, aby jako vhodné cvičení pro pochopení funkce diferenčního páruprovedl jednoduchý důkaz, že tento výsledek zůstává v platnosti i v oblasti malosignálový.Hlavní funkcí diferenčního stupně je zesilovat rozdílový vstupní signál, ±V in , a conejvíce potlačovat souhlasnou složku vstupního signálu, V GS0 . Je tedy důležité znát chování aodezvu obvodu na tento souhlasný vstupní signál. Pro zkoumání těchto vlastností použijemezjednodušený malosignálový model diferenčního páru na Obr. 52. Obvod obsahuje pouze

100 FEKT Vysokého učení technického v Brněprvky, které jsou relevantní k námi zkoumané problematice, tj. transkonduktanční zdroje(popisují princip MOS tranzistoru) a rezistor r I , který reprezentuje neideální zdroj proudupřipojený do společného uzlu. Připojíme-li na vstupy souhlasný signál v CM můžeme psátm( vCMvs) vsrI2 g − = /( 10.25 )Z této rovnice plyne, že proud tekoucí výstupními uzly tranzistorů je roveniCMgmvCMvin= ≈1+2gr 2( 10.26 )mIParametr CMMR (common mode rejection) je definován jako poměr mezi rozdílovýmproudem a proudem souhlasným a je dániCMMR 2d= ≅ gmrIi( 10.27 )CMZ výše uvedeného vztahu je jasné, že k dosažení dobrého potlačení vlivu souhlasnéhosignálu je potřeba diferenční pár s vysokým transkonduktančním zesílením a také kvalitníproudový zdroj, tzn. zdroj s velkým výstupním odporem.Obr. 52 Zjednodušený model diferenčního páru10.3 Sledovač („source folower“)Předchozí kapitoly se věnovaly popisu vlastností a chování některých základních bloků,které lze využít pro zesílení signálu. Ať už v případě invertoru s aktivní zátěží nebokaskodové struktury šlo o zesílení klasické tedy napěťové. V těchto případech byl výstupníodpor popisovaných bloků poměrně veliký a takové bloky tedy nejsou vhodné k řízenírezistivních zátěží s malým odporem či naopak velkých kapacitních zátěží. Samozřejmě se aletakové požadavky objevují. Sledovač („source folower“) je blokem, který může naplnitpředchozí požadavky – jeho výstupní impedance je malá. Obvodové zapojení sledovače sevstupními tranzistory obou typů vidíme na Obr. 53. Vstupní signál je připojen na hradlotranzistoru M1 a, jak uvidíme později, je téměř přesně replikován (zopakován) na výstupu. Připrvním pohledu na schéma vidíme, že stejnosměrný napěťový rozdíl mezi vstupem výstupemje dán napětím V GS1 . Tohoto rozdílu lze někdy využít pro napěťový posuv signálu, a platí, žev případě nmos tranzistoru jde o posuv směrem nahoru (k VDD), a pro pmos naopak o posuvsměrem k zemi (gnd). Tento napěťový posuv je běžně kolem 1V, pro dnešní modernítechnologie je to méně (je zjevné, že jeho velikost závisí mimo jiné na hodnotě prahovýchnapětí V THn,p pro danou technologii).

Návrh analogových integrovaných obvodů (BNAO) 101Obr. 53 Napěťový sledovačOpět budeme předpokládat, že všechny tranzistory pracují v saturační oblasti a je tedyjasné, že výstupní signál nemůžeme dosáhnout maximálních hodnoty gnd (resp. VDD) kvůlipožadovanému saturačnímu napětí tranzistoru M2. Navíc vstupní napětí nemůže přesáhnouthodnotu VDD v případě vstupního tranzistoru typu n (resp. nemůže být nižší než gnd pro typp) a výstupní napětí bude tedy zmenšeno o V GS (v případě pmos tranzistoru samozřejměnavýšeno o V GS ). Celkový dynamický rozsah výstupního napětí tedy pro nmos budeVout,max= VDD −VGS1= VDD −VTHn−V( 10.28 )sat1( 10.29 )V = Vout,minsat 2Jak bylo zmíněno už dříve napěťový posuv je dán hodnotou V GS1 .Pokud pracuje M2 v saturaci, jeho proud, a potažmo i proud celým blokem, je dánnastavením jeho pracovního bodu (bias). Při předpokladu rovnosti I M1 =I M2 , bude pro V GS1platitVGS1= VTH1+2I2⎛W⎞µ Cox⎜ ⎟⎝ L ⎠1( 10.30 )Z uvedené rovnice je vidět, že bude nezávislé na vstupním i výstupním napětí pokudbude prahové napětí V TH konstantní. V kapitole 3.3 jsme uvedli, že prahové napětí je díkyexistenci „body effect“ závislé na potenciálu substrátu V SB . Pro velké signály jsou změnyprahového napětí nelineární. Proto pokud používáme sledovač jako posunovač úrovně („levelshifter“) je doporučeno, aby vstupní tranzistor byl typ, který se implementuje v danétechnologii v „jámě“ (well) a mohli jsme tedy spojit jeho source se substrátem „jámy“.Malosignálový model sledovače jena Obr. 53 c). Jak vidíme je trochusložitější, protože obsahuje itraskonduktanční zdroj modelující právě„body effect“ (závislost na v sb ) tranzistoruM1. Při předpokladu připojení substrátuk zemi dostáváme pro nízké kmitočtyCož dále vede( g ) v + g v − g v 0ds1 +ds2out mb1out m1gs1=SLEDOVAČ SLEDUJE POKUD…Substrát tranzistoru musí být spojen s jehosource terminálem pro zajištěníjednotkového přenosu signálu, ale hlavněpro dosažení lineárního chování sledovače!g ( 10.31 )A⎛ v⎜⎝⎞⎟⎠goutm1v=⎜ v ⎟=( 10.32 )ingm1+ gds1+ gds2+ gmb1

102 FEKT Vysokého učení technického v BrněPokud bude přenosová vodivost g m1 dostatečně velká v porovnání s ostatními členy vejmenovateli, bude se napěťový přenos blížit 1. Samozřejmě pokud budeme muset uvážit i vlivg mb1 pak přenos bude menší. Toto nastane v případě kdy g mb1 není zanedbatelné vůči normálnípřenosové vodivosti g m a situace se objevuje u vysoce dotovaných substrátů (zde g mb1 můžedosahovat až 10% g m1 ).Výstupní a vstupní kapacita v malosignálovém modelu sledovače má za následekkmitočtovou závislost přenosu sledovače. Kapacita C out je seskupením kapacity zátěžeparazitních kapacit příslušných k výstupnímu uzluC = C + C + C + C + C( 10.33 )outKapacita C I je dánaLgd 2 gd 2, ov db2sb1CICgs1 + Cgs1,ov= ( 10.34 )Výstupní kapacita způsobuje pól přenosové funkce, zatímco kapacita vstupní vytvářínulu přenosové funkce. Pro výstupní uzel můžeme psátv − v sC + g v − v − v G − v sC( 10.35 )( ) ( ) 0inoutkde G=g ds1 +g ds2 +g mb1 .1 m1in out out out out=Z těchto rovnic potom dostaneme pro napěťové zesílenígm11+sC1/ gm1Av( s)=g + G 1+s( 10.36 )m1( C + C )/( g + G)1Výstupní kapacita je obvykle větší než kapacita vstupní. Potom se tedy úhlový kmitočetpólu [ω p =(g m1 +g ds1 +g ds2 +g mb1 )/(C 1 +C out )] objeví na frekvenci mnohem nižší než je kmitočetnuly.Všimněte si, že na velmi vysokých kmitočtech už tranzistor nemá na přenosovou funkcižádný vliv a výsledný signál je dán pouze vlastnostmi kapacitního děliče („atenuátoru“)složeného z kapacit C out a C 1 .Velmi důležitým parametrem sledovače je jeho výstupní impedance. Zjistíme jipřiložením testovacího napětí v x na výstupní uzel a změřením proudu i x , který bude tímtonapětím vyvolán (použijeme malosignálový model z Obr. 53).= g + g + g g v( 10.37 )outm1( ds 1 ds 2 mb 1+ m) xi x1A úpravou dostaneme vztah pro výstupní odpor1Rout=≅g + g + g + gds1ds2mb1m11gm1( 10.38 )Existence bloku s nízkou výstupní impedancí je velmi žádoucí. Bohužel dosažitelnéhodnoty přenosových vodivosti (transkonduktancí, g m ) v MOS technologiích nemusí býtdostatečné pro realizaci bloků se skutečně nízkou výstupní impedancí. Transkonduktance jedána g m =2I D /(V GS -V TH ); přitom saturační napětí (V GS -V TH ) je obyčejně řádově ve 100 mV aproud I D není větší než několik desítek či stovek µA a toto potom vede k hodnotám výstupníchimpedancí v řádech kΩ (pokud (V GS -V TH )=260mV a pracovní proud I MOS =260µA, dostáváme1/g m,MOS =500Ω). Tyto hodnoty výstupních impedancí jsou v porovnání s bipolárním blokemse stejným pracovním proudem mnohem větší (bipolární tranzistor, g m,BJT =I o /(kT/q),kT/q=26 mV; s obdobným pracovním proudem I o =260µA dostaneme 1/g m,BJT =100Ω).

Návrh analogových integrovaných obvodů (BNAO) 10310.4 Posouvač úrovně nezávislý na prahovém napětíSledovač, který jsme studovali v předcházející části produkuje na výstupu napětíodpovídající vstupnímu signálu posunutému nahoru nebo dolů o napěťovou úroveňodpovídající rovnici ( 10.30 ). Závislost na prahovém napětí a poměrně velká hodnota úrovněposunutí způsobuje, že popsaný blok není pro mnoho reálných aplikací vhodný (při použití„typické“ technologie je posuv okolo 1V a nepřesnost způsobená závislostí na V TH může býtaž v řádech stovek mV).Obr. 54 Napěťový posouvač nezávislý na prahovém napětíV mnoha případech je vyžadován co nejmenší napěťový posuv, který bude nezávislý naprahovém napětí. Zde není možné použít popsaný sledovač. Obvod na Obr. 54 splňujeuvedené požadavky. Komplementární uspořádání sledovače je samozřejmě možné. Obvod naObr. 54 a) má na vstupu zapojení tranzistor v „diodové“ konfiguraci (M1), který posouvávstupní signál směrem k VDD. Následuje dříve popsaný sledovač, jehož vstupní tranzistor(M2) naopak posouvá signál směrem dolů, k zemi (gnd). Dalším možným řešením je obvodz Obr. 54 b). Tato struktura má sledovač (M2) zařazený na vstupu a tranzistor v diodovémuspořádání (M1) na výstupu. Malosignálová vlastnosti získáme přímou analýzou obvodu naobrázku. Lze ověřit, že malosignálová impedance mezi vstupem a výstupem je dánar = / g = 1 g( 10.39 )eq1m1 /m2Z čehož plyne, že obvod se chová jako dříve popsaný sledovač s přidaným sériovýmodporem 1/g m1 na výstupu.Oba obvody řeší problém napěťového posuvu stejně, tj. nejdříve posuv signálu jednímsměrem a poté posuv směrem opačným (schválně není uveden směr posuvů, neboť uvedenéobvody lze realizovat i s tranzistory opačného typu; již zmiňovaná komplementární realizace).Analýzou obou obvodů docházíme k výsledné velikosti napěťového posuvu∆V= VTH1+2ID12ID2−VTH2+⎛W⎞⎛W⎞µ Cox⎜ ⎟µ Cox⎜ ⎟( 10.40 )⎝ L ⎠⎝ L ⎠1Protože oba posuvy jsou realizovány stejným typem tranzistorů, prahové napětí budoustejná a výsledný posuv bude záviset pouze na rozdílu v saturačních napětích2

104 FEKT Vysokého učení technického v Brně∆V=2µ Cox⎧⎪+ ⎨⎪⎪⎩2ID⎛W⎞⎜ ⎟⎝ L ⎠1−12ID2⎛W⎞⎜ ⎟⎝ L ⎠2⎫⎪⎬⎪⎪⎭( 10.41 )Podíváme-li se na výsledek pozorněji, vidíme, že posuv ∆V je nezávislý na prahovýchnapětích a je možné ho ovlivnit vhodně zvoleným poměrem W/L a pracovním proudem. Jetedy na návrháři, zda posuv bude kladný, záporný nebo téměř vykompenzovaný.10.5 Vylepšené výstupní blokyVíme nyní, že jednoduché sledovače vykazují výstupní odpor v řádech kΩ. To jev běžných situacích, kdy nabíjíme či vybíjíme středně velké kapacitní zátěže dostačující.Bohužel v případech odporové zátěže či velkých kapacitních zátěží na velkých kmitočtechjsou vlastnosti popsaných sledovačů špatné a nedostačující. Za uvedených podmínek je nutné,aby výstupní impedance výstupního bloku byla značně menší, než je impedance zátěže. Navícpokud chceme zajistit malé harmonické zkreslení, musí být změna výstupní impedancezpůsobená změnami výstupního proudu velmi malou (či spíše zanedbatelnou) částí celkovéimpedance ve výstupním uzlu. Pro lepší pochopení tohoto problému se pokusme analyzovatsituaci na Obr. 55. Je to ekvivalentní model výstupního bloku, který je zatížen odporovouzátěží. Výstupní napětí je rovnoVRLout= VinRout+ R( 10.42 )Lkde R out =R out,0 (1+α(I)) a α je parametr či funkce vyjadřující nelineární chovánívýstupního odporu. Může být popsán následující rovnicíVout= VinRout,0RL+ RL⎪⎧R⎨1−⎪⎩ Rout,0out,0α( I )+ RL⎪⎫⎬⎪⎭( 10.43 )Vidíme, že výstupní napětí odpovídá vstupnímu napětí zpracovanému na odporovémděliči. Navíc však obsahuje i člen R out,0 α(I)/(R out,0 +R L ), který je zodpovědný za vznik onohonelineárního zkreslení. Většina aplikací může akceptovat vzniklé „zeslabení“ výstupníhosignálu (poznamenejme z pohledu „napěťového“ signálu), ale netoleruje onen nelineárnípříspěvek, pokud překročí požadovanou úroveň. Důsledkem nelineárního příspěvku je totižharmonické zkreslení výstupního signálu. Návrhář má k dispozici dva přístupy, kterými sesnaží zamezit vzniku tohoto problému: minimalizovat vliv nelineárního příspěvku zmenšenímR out,0 tak, aby byl mnohem menší v porovnání s odporem zátěže, nebo zlepší linearituvýstupního odporu. Obě techniky budou dále diskutovány na specifických obvodovýchzapojeních. V literatuře lze samozřejmě najít ještě další postupy snažící se dosáhnout stejnéhocíle.

Návrh analogových integrovaných obvodů (BNAO) 105Obr. 55 Náhradní obvod pro analýzu nelineárního chování výstupní části10.5.1 Sledovač s lokální zpětnou vazbouObecně známou metodou ke zmenšení výstupního odporu je využití zpětné vazby. Lzesamozřejmě uplatnit zmíněnou techniku i v případě sledovače jak je naznačeno na Obr. 56 a).Vložený blok zesiluje rozdílový signál mezi vstupem a výstupem a zmenšuje i výstupníodpor tak, že vlastně zesiluje zisk samotného sledovače (nezapomeňme, že výstupní odporsledovače je dán 1/g m1 ; tím, že vložíme do série zesilovač, dostaneme A*g m1 ). Zesilovacístupeň může být velmi jednoduchý nebo i složitější jako třeba operační zesilovače, kterébudou studovány v dalších kapitolách.Obr. 56 Napěťový sledovač s lokální zpětnou vazbouVýstupní odpor a jeho linearita může být vylepšena také aplikací lokální zpětné vazby.Nelinearita výstupního odporu je způsobována změnami proudu MOS tranzistoru, který sesnaží pracovat jako sledovač. Zpětná vazba se tedy použije pro zachování konstantníhoproudu, který teče tranzistorem sledovače. Možné řešení je na Obr. 56 b). Stejně jakov obyčejném sledovači, i zde je vstupní signál zopakován na svorce source tranzistoru M1, alenavíc se v zesílené podobě objeví i na jeho drainu. Tento signál je potom na vstuputranzistoru M2, který je vlastně vstupním tranzistorem druhého zesilovacího stupně. Smyčkazpětné vazby je v tomto případě tvořena tranzistory M1-M2. Všimněte si, že jakákoliv změnaproudu tranzistoru M1 ovlivní zpětnovazební větev, která se snaží držet proud I M1 konstantní.V tomto případě se přenosová vodivost g m1 mění jen velmi nepatrně což je základnímpředpokladem pro lineární chování výstupního odporu sledovače (zavedením této zpětnévazby dochází tedy k vylepšení linearity výstupního odporu). Je však třeba poznamenat, žesmyčka zpětné vazby ovlivňuje velikost výstupního odporu. Pokud dojde ke změně zesílenízpětné vazby např. vlivem velkého signálu, projeví se toto jako nelinearita výstupního odporusledovače.Malosignálový model zapojení je na Obr. 57. Pro proud i x můžeme psáti = g1+ g2+ g4v + g4v2; v2= g1r3v( 10.44 )a dále dostávámex(m ds ds)x mm ds xRout=gm( + g4r3) + g2+ g4mds1 1 1dsds( 10.45 )

106 FEKT Vysokého učení technického v BrněVýraz g m1 g m4 r d3 je dominantní v celém jmenovateli rovnice ( 10.45 ). Z tohoto důvoduje výstupní odpor redukován faktorem g m4 r d3 (což je vpodstatě zesílení smyčky zpětné vazby)z původní hodnoty 1/g m1 . Dalším rozborem zjistíme, že pozitivní vliv lokální zpětné vazbyzaniká, pokud proud tranzistorem M2 bude nulový. Tato situace nastane v případě, kdy zátěžbude odebírat proud větší než je klidový proud tranzistoru M2. Za těchto podmínek lokálnízpětná vazba nefunguje. Závěrem lze říci, že minimalizace nelinearity výstupního odporuvlivem lokální zpětné vazby, funguje v určitém rozmezí daném velikostí výstupního proudu.Obr. 57 Malosignálový model napěťového sledovače s lokální zpětnou vazbouObecně obvod (Obr. 56 b) stejně jako ostatní jednoduché sledovače) není schopensymetrického řízení proudu zátěží. Jednoduše lze ukázat, že pokud vstupní napětí roste,tranzistor M2 je otevřen a dodává proud zátěži a jeho velikost (proudu) je limitována pouzerozměry tranzistoru a velikostí saturačního napětí. V opačném případě (vstupní napětí klesá),pokud musí blok ze zátěže odebírat velký proud tranzistor M2 se uzavře. Další klesánívstupního napětí snižuje proud tranzistorem M1 až se tento sám uzavře. Potom je celkováschopnost sledovače proud ze zátěže odebírat limitována saturačním proudem tranzistoru M4.Poslední poznámku věnujeme stabilitě této struktury. Ačkoliv jde o kaskádu dvouzesilovacích bloků se zpětnou vazbou, musíme se otázce stability celého obvodu věnovatpozorněji. V závislosti na typu zátěže se může ukázat, že je potřeba obvod dodatečněkompenzovat. Stejná poznámka směřuje i k realizacím sledovačů odvozených ze struktury naObr. 56 a): je zde zabudovaná zpětná vazba a je potřeba se vždy zabývat otázkou stabilityvýsledné struktury. Protože smyčka obsahuje sledovač, musíme zkontrolovat jeho fázovýposuv, který může způsobit zmenšení fázové rezervy výsledného obvodu.10.6 Dvoustupňový operační zesilovačObr. 58 ukazuje zapojení operačního transkonduktančního zesilovače (OTA,Operational Tranconductance Amplifier) sestaveného ze dvou zesilovacích bloků. Naschématu je varianta se vstupními tranzistory typu pmos, ale jako v případě všech ostatníchbloků v CMOS technologii, je možné sestavit komplementární zapojení s opačnými typytranzistorů. Celý zesilovač můžeme rozdělit do dvou samostatných bloků: prvním je vstupnídiferenční (rozdílový) zesilovač (jeho úkolem je převádět zesílený rozdílový signál na signáljednoduchý („single-ended“)) a druhým blokem je běžný invertující zesilovač s aktivní zátěží.Obvod využívá jednoho referenčního proudu, který je stejný pro obě části OTA. Vidíme, žepřevod rozdílového signálu na jednoduchý zajišťuje (provádí) diferenciální pár, který má jako

Návrh analogových integrovaných obvodů (BNAO) 107zátěž proudové zrcadlo tvořené tranzistory M3, M4. Výstupním signálem diferenčního páru jeproud. Proud protékající tranzistorem M1 je zrcadlem pomocí M3-M4 do druhé větve páru azde je odečten proud tranzistorem M2. Výsledný proud vytváří na výstupním odporu(malosignálovém) diferenčního páru jednoduchý (single-ended) výstupní napěťový signál.Tento výstupní signál prvního bloku je přiveden na vstup – hradlo – tranzistoru M5, kterýtvoří spolu s M6 druhý zesilovací stupeň. Kapacita C c (případně I složitější zpětnovazebnístruktura) je kompenzační kapacita zajišťující stabilitu OTA.Obr. 58 Základní zapojení dvoustupňového OTA (vstupní tranzistory typu p)Dále prostudujeme podrobněji jednotlivé vlastnosti tohoto dvoustupňového operačníhozesilovače s ohledem na vlastní návrh. Naším cílem není provádět komplikované analýzy, alesnažit se odvodit jednoduché vztahy a zákonitosti, které budou použitelné pro počítačovýnávrh OTA struktury. Připomeňme, že dnes je základem práce návrháře simulace, protožepočítačové modely jsou mnohem přesnější než jednoduché ruční výpočty. Není, ale radno tytoruční výpočty, či jednoduchá návrhová pravidla odsuzovat, protože pravě na základě těchtojednoduchých výpočtů a pravidel můžeme provádět rozsáhlé počítačové simulace a analýzy.Pokud nebudeme dobře chápat, jak obvod pracuje a jaký vliv na chování má ta či ona změna,nebudeme schopni navrhnout vyhovující operační zesilovač ani s pomocí nejmodernějšíhosuperpočítače (tento postup návrhu se posměšně nazývá “něco změň a uvidíme co to udělá”).10.6.1 Diferenční (rozdílové) zesíleníMalosignálové diferenční zesílení lze odvodit s pomocí analýzy jednotlivých bloků.Vidíme, že při nízkých kmitočtech druhý stupeň nijak nezatěžuje výstupní uzel diferenčníhopáru. Proto pro nízké kmitočty můžeme prohlásit, že celkové zesílení je dáno násobkemzesílení obou jednotlivých blokůAVgm1gm5= A1A2=g + g )( g + g )( 10.46 )(ds2ds4ds5ds6

108 FEKT Vysokého učení technického v BrněAV=⎛W⎞⎜ ⎟⎝ L ⎠1515 Bα ( 10.47 )⋅I7⎛W⎞⎜ ⎟⎝ L ⎠I6=αIBias⋅⎛W⎞⎜ ⎟⎝ L ⎠⎛W⎞⎜ ⎟⎝ L ⎠⎛W⎞⎜ ⎟⎝ L ⎠7⎛W⎞⎜ ⎟⎝ L ⎠⎛W⎞⎜ ⎟⎝ L ⎠kde α je konstanta, která závisí na vlastnostech použité technologie – pohyblivostinosičů, specifické tloušťce hradlového oxidu a faktoru λ. Dále předpokládejme, že všechnytranzistory pracují v saturační oblasti. Ze vzorce ( 10.47 ) vidíme, že výsledné zesílení jenepřímo úměrná klidovému pracovnímu (bias) proudu. Je to pochopitelné, když siuvědomíme, že zesílení jednoduchého zesilovače je nepřímo úměrné odmocnině z pracovníhoproudu. Pokud jsou tedy dvě takové části poskládány do kaskády, dostaneme pravě takovývýsledek, jako je ( 10.47 ).Prozkoumáme-li dále rovnici ( 10.47 ) zjistíme, že zesílení je dále závislé na poměruW/L čtyř tranzistorů a přes parametr α (hlavně tedy přes parametr λ) i na délce kanálutranzistorů tvořících aktivní zátěž obou stupňů. Tato situace jak se zdá nám poskytujepoměrně hodně volnosti při samotném návrhu a dolaďování parametrů OTA. Není to ovšemúplně pravda. Brzy poznáme, že poměr W/L či samotná délky L kanálu nejde volit úplnělibovolně. Abychom splnily požadavky na základní vlastnosti OTA (např. nulovýsystematický napěťový offset či symetrická rychlost přeběhu) musíme často respektovaturčitá pravidla a mnohdy I dělat kompromisní rozhodnutí.610.6.2 Souhlasné stejnosměrné zesílení (common-mode dc gain)Souhlasné stejnosměrné zesílení zjistíme připojením souhlasného signálu na vstupnísvorky zesilovače. Za těchto podmínek bude pracovat vstupní část symetricky. Můžeme tedyurčit souhlasné zesílení pomocí úpravy prvního bloku – rozpůlíme ho. Výsledné schémaobvodu vidíme na Obr. 59. Všimněme si velikosti tranzistoru M7, je to důsledeksymetrického chování diferenčního stupně, jednou větví musí samozřejmě protékat jenpoloviční proud. Navíc napětí na drain M4 je shodné s napětím na drain M3. Využijeme tedytohoto napětí pro řízení hradla M5. Výstup poloviny diferenčního stupně je tedy zesílenstupněm druhým. Zesílení poloviny diferenčního páru je možno zjistit např. malosignálovouanalýzou náhradního zapojení. Může však stačit “intuitivní” prozkoumání chování obvodu naObr. 59.

Návrh analogových integrovaných obvodů (BNAO) 109Obr. 59 Schéma pro odvození potlačení stejnosměrného signáluDrain “polovičního” tranzistoru M7 sleduje signál na vstupu. Potom proud vyvolanývstupním signálem je v in /(2r ds7 ). Protože tento proud teče tranzistoru v diodovém uspořádání(M3) bude souhlasné zesílení prvního stupně rovno1ACM,1= −2gr( 10.48 )m3ds7a potom lehce získáme souhlasné zesílení celého obvoduACMgm5= −g r ( g + g )( 10.49 )2m3ds7ds5ds6s jehož pomocí můžeme vyjádřit hodnotu parametru CMRR (common mode reject ratio,potlačení souhlasného signálu na vstupu)Ad2gm3rds7gm1CCMR = =A ( g + g )( 10.50 )CMds2což ukazuje, že souhlasné zesílení je produkováno pouze prvním stupněm. Tentovýsledek jsme ale mohli očekávat již na začátku analýzy (vzhledem k typu vstupu prvního adruhého stupně).10.6.3 OffsetNapájecí napětí na obrázku Obr. 58 jsou dvě – VDD a zem. Analogová zem je někdemezi těmito dvěmi úrovněmi. V závislosti na typu aplikace, návrhář definuje hodnotuanalogové země, kterou bude v obvodu používat. Obvykle je tato hodnota VDD/2 (pokud jedefinováno napájení jako VDD a VSS leží tato hodnota uprostřed – (VDD-VSS)/2). Proideální obvod platí, že pokud vstupní signál bude nulový (vstupní svorky budou zkratovány)bude na výstupu hodnota právě odpovídající hodnotě analogové země. Ve skutečnosti vlivemšpatného návrhu či odchylkami technologického procesu se výstupní signál od ideálníhodnoty liší. Často v případě zapojení s otevřenou zpětnou vazbou se signál na výstupu blížíjedné z hodnot napájecího napětí. Abychom na výstupu dosáhly hodnoty V AG , je nutné připojitna vstup signál, který vykompenzuje výše zmíněné nepřesnosti. Tomuto signálu se říká offset.ds4

110 FEKT Vysokého učení technického v BrněOffset se obecně skládá ze dvou složek- systematický offset- náhodný offsetPrvní z nich závisí na kvalitě návrhu obvodu. Vhodným návrhem můžeme tuto složkuminimalizovat. Druhý příspěvek je produkován náhodnými fluktuacemi fyzikálních atechnologických parametrů na ploše čipu. Tento typ lze potlačit pečlivým návrhem layoutu,který minimalizuje neshodnosti (mismatch) mezi kritickými komponenty.Připojení shodného napětí jsme rozebírali v části věnované souhlasnému zesílení. Víme,že vstupní část pracuje symetricky a dá se vpodstatě rozdělit na dvě stejné poloviny. Tím seopět dostáváme k obvodu na Obr. 59. Předpokládejme vstupní souhlasné napětí v„normálním“ rozmezí, poloviční tranzistor M7 pracuje v saturační oblasti a proud jímprotékající, a potažmo i tranzistorem M3, je kopie proudu I Bias .Výstupní blok je vpodstatě tvořen dvěma proudovými zdroji: jeden (M5) odsává prouddodávaný tím druhým (M6). Oba tranzistory M5 i M6 pracují v saturační oblasti. Protože obazdroje mají velkou výstupní impedanci, dosáhne výstupní napětí hodnoty V AG pouzev případě, kdy jsou oba proudy I M5 a I M6 shodné. Tranzistor M5 zrcadlí proud M3, který jakjsme si řekli je shodný s proudem tranzistorem M7. Potom platíIBias( W / L)( W / L)I( W / L)( W / L)6 Bias75= ⋅ ⋅B2 ( W / L)B( W / L)( 10.51 )3Což dále vede1( W / L)3⋅ ( W / L)6= IBias⋅ ( W / L)7⋅ ( W / L)52( 10.52 )Poslední uvedený vzorec předpokládá použití ideálního proudového zrcadla. Veskutečnosti zrcadlený proud není úplně shodný s proudem referenčním díky konečné výstupníimpedanci MOS tranzistorů. Potom, při respektování vzorce ( 10.52 ), malá neshodatranzistorů M5 a M6 (jejich výstupních odporů) vede ke vzniku trvalého offsetu. Návrhářmůže v tomto případě trimovat rozměry tranzistoru, čímž může tento offset vykompenzovat.Připomeňme, ale důležitou věc: toto vykompenzování je platné pouze pro ověřovacísimulace! Důvodem je konečná přesnost tranzistorových modelů a navíc simulace probíhají zapřesně stanovených okolních podmínek, které nejsou v praxi přesně dosažitelné a hlavnědlouhodobě udržitelné. Ještě dalším velmi závažným důvodem je to, že pro vytvořeníoptimalizovaného layoutu potřebuje tranzistory, jejichž šířky jsou ve vhodných poměrech.Trimování může vést k rozměrům tranzistoru, které tuto podmínku nesplní a následný layoutmůže být velmi problematický a nevhodný.Dosadíme-li rovnici ( 10.52 ) do rovnice ( 10.47 ) dostaneme2 ( W / L)1( W / L)3Av= α ⋅( W / L)( 10.53 )BI W / L)Bias(7Z tohoto vzorce plyne následujícíomezení: pokud budeme brát v úvahu snahu ominimalizaci systematického offsetu, nemůžemepro nastavení DC zisku dále využívat druhéhozesilovacího stupně.MÉNĚ SVOBODY PRO NÁVRHPro dosažení nulového nebominimálního systematickéh o offsetumusí být splněna podmínka( 10.52 ).Za toto zaplatí návrhář ztrátou jednohostupně volnosti v návrhu zesilovače.

Návrh analogových integrovaných obvodů (BNAO) 111Druhá část offsetu má náhodný charakter. Je důsledkem nevyhnutelných neshodv geometrických rozměrech tranzistorů a technologických parametrů. Z tohoto důvodu jevelmi důležité lokalizovat kritická místa návrhu a snažit se těmto věnovat maximálnípozornost.Celý OTA se skládá ze dvou samostatných částí. Jakákoliv neshoda (v geometrii neboodchylka v technologických parametrech) určuje offset vstupu prvního i druhého stupně.Offsety spolu nekorelují a kombinují se v mocninné závislosti.Obr. 60 Zdroje offsetu ve dvoustupňovém zesilovačiKdyž přičítáme offset ze vstupního terminálu druhého stupně, musíme tento vydělitzesílením stupně prvního. Pro celkový offset potom dostáváme2V = V ( ) 21V2/ A( 10.54 )1os os+osPokud předpokládáme, že oba offsety budou mít podobnou velikost, potom díkyvelkému zesílení A1 prvního stupně můžeme prohlásit, že náhodný offset je prakticky určenpouze příspěvkem vstupního bloku.Obr. 61 Neshoda tranzistorů M3 a M4 způsobuje náhodný offsetObvykle jsou tranzistory M1 a M2, stejně jako M3 a M4 (na Obr. 61), shodné. Bohuželvlivem výrobního procesu vznikají odchylky. Pro zjednodušení situace předpokládejme, ženeshodu mezi M1-M2 převedeme na neshodu mezi M3-M4. Nyní předpokládáme, že M1 aM2 jsou shodné a analyzujeme vliv chyby v proudovém přenosu (jeho velikost bude (1+ε)místo 1) zrcadla tvořeného tranzistory M3 a M4. Proud tranzistorem M4 teď bude (1+ε)I M3 aabychom vykompenzovali vzniklou chybu, musíme připojit na vstup offsetové napětí.Budeme-li dále předpokládat, že offsetové napětí nebude velké a diferenciálním párem potečecelkový proud I Bias , potom⎛ IBiasVos1 ⎞ ⎛ IBiasVos1 ⎞⎜ − gm1⎟( 1+ε ) = ⎜ + gm2⎟⎝ 2 2 ⎠ ⎝ 2 2( 10.55 )⎠A při g m1 =g m2 dostaneme pro velikost offsetu

112 FEKT Vysokého učení technického v BrněVos1I 1≅ ⋅ εg ( 10.56 )m1Z rovnice vyplývá, že velikost offsetového napětí je přímo úměrná neshodnosti ε (skrzemultiplikační koeficient I 1 /g m1 I). Pro diferenciální pár v saturaci a podprahovém režimudostávámeIgI1g mVgs1−V=2( 10.57 )1 Thm= nVT =nkTq( 10.58 )Vidíme, že náhodný offset vznikající v důsledku neshodnosti je menší pro vstupní blokpracující v podprahovém („subthreshold“) režimu. Pro kvantitativní představu ε může míthodnotu kolem 0,02 a napětí drain-source v saturaci je asi (V gs -V th )=300 mV. Offset se tedypohybuje kolem 3 mV.Za poznámku stojí srovnání s bipolárnítechnologií. Transkonduktance MOS tranzistorův CMOS aplikacích má většinou 5-10x nižší hodnotunež transkonduktance tranzistorů bipolárních. Pokud sitoto uvědomíme v souvislosti s rovnicí ( 10.57 ) zjistíme,že v bipolárních aplikacích je náhodný offset asi 5-10xmenší než v aplikacích CMOSPOZN pro NÁVRHÁŘEVelký systematický offset jeprozradí spatně navržený obvod!Velký náhodný offset ukazuje nanevhodný layout obvodu!Obr. 62 Malosignálový náhradní obvod dvoustupňového OTA10.6.4 Kmitočtová odezva a kompenzaceMalosignálový model dvoustupňového OTA (Obr. 58) je zobrazen na Obr. 62. Každýstupeň je reprezentován řízeným proudovým zdrojem a paralelní kombinací výstupníhoodporu a zatěžovací kapacity. Stejnosměrný zisk je dán ziskem obou stupňů g m1 R 1 , g m2 R 2 .Dva RC obvody vytváří dva póly s úhlovým kmitočtem' 1 1p1= = τ1R1C( 10.59 )1' 1 1p2= =τ R C( 10.60 )22Víme, že výstupní odpor je dán paralelní kombinací dvou rds. Zatěžovací kapacita seskládá z parazitních kapacit tranzistorů a případně kapacitní zátěže na výstupu zesilovače.Časové konstanty obou stupňů se od sebe příliš neliší.Máme tedy systém se dvěma póly přenosu a stabilitu obvodu můžeme zaručit pouzev případě, že druhý pól je od toho prvního dostatečně vzdálen. Jinými slovy: je dostatečněvzdálen, pokud modul přenosu dosáhne 1 (jedné) dříve se k tomuto druhému pólu dostaneme.2

Návrh analogových integrovaných obvodů (BNAO) 113První pól se nazývá dominantní, protože ovlivňuje kmitočtové vlastnosti v oblasti kde jezesílení větší než I (jedna).Bohužel ve dvoustupňovém OTA jsou póly p 1 ’ a p 2 ‘ relativně blízko sebe. Obvod potomnemá dominantní pól a pro zajištění stability je nutná kompenzace.Jedním z nejčastěji používaných způsobů kompenzace je zapojení kompenzačníhokapacitoru C c do zpětné vazby mezi vstup a výstup druhého stupně (viz. Obr. 62). Podívejmese, jaký má vliv tento kapacitor na přenosovou funkciv1( g1+ sC1) + ( v1− v0) sCc+ gm1vin= 0( 10.61 )v0 ( g2+ sC2) + ( v0− v1) sCc + gm2v1= 0( 10.62 )Výše uvedené rovnice jsou pro výstupní uzly prvního a druhého stupně. g 1 =1/R 1 ag 2 =1/R 2 . Vyřešením rovnic dostávámeV0gm2− sCc= gm1R1R22V 1 + sR R g C + s R R C C + C + C C( 10.63 )in12m2c12[ ( ) ]V rovnici vidíme, že přenosová funkce má dva póly a jednu nulu. Pozice je pólů je dána−1p1≅gm2R2R1C c( 10.64 )− gm2Ccp2≅C C + C + C C( 10.65 )a nula leží12m2z1(1 2) cg=Cc212c( 10.66 )Vliv kapacitoru je dvojitý. Pól p 1 je posunut na nižší kmitočet. Nyní leží g m2 R 2 C c /C 1’krát níže než p 1 z rovnice 5,34. Naopak pól p 2 je posunut na vyšší kmitočet – ležíg m2 R 2 (C 2 /C 1 +C 2 ) krát výše než p ‘ 2 . Toto dvojí působení kompenzační kapacity se nazývározštěpení pólů („ pole splitting“).Pro lepší zapamatování dosáhnutých výsledků můžeme rozebrat působení kompenzačníkapacity pomocí Millerova teorému. Víme, že zesílení druhého stupně je g m2 R 2 . Kapacitor C cje potom zesílen (1+g m2 R 2 )krát a přesunutmezi výstup prvního stupně a zem. Vedruhém případě, kdy je transformován navýstup druhého stupně, zůstává jehovelikost téměř nezměněna. Protokapacitní zátěž prvního stupně poté bude(C 1 +g m2 R 2 C c ) a zátěž na výstupu druhéhostupně se téměř nezmění, resp. lehce sezvětší (C 2 +C c ). Navíc kompenzačníDVOSTUPŇOVÝ OTA – KOMPENZACEKapacitní zpětná vazba v druhém stupnirozdělí póly.Pól prvního stupně je posunut na nižšíkmitočet a pól stupně druhého naopak nakmitočet vyšší. Tento proces se nazývározštěpení pólů.kapacitor vytvoří zápornou zpětnou vazbu na druhém stupni. Díky ní, se šířka pásma druhéhostupně zvětší. Faktor rozšíření je určen zesílením ve smyčce zpětné vazby.Dva póly přenosové funkce leží v levé části komplexní roviny (důsledek zápornéhoznaménka v rovnicích ( 10.64 ) a ( 10.65 )). Naproti tomu nula přenosové funkce leží v pravépolovině roviny. Proto fázový posun, který tato nula produkuje, bude záporný, stejně jako upólů v levé části roviny. Výsledkem je, že nezlepší fázovou rezervu, ale naopak působí nafázovou rezervu stejně negativně jako zmiňované póly. Z uvedeného vyplývá, že problém

114 FEKT Vysokého učení technického v Brněmůže nastat v případě, kdy nula leží blízko kmitočtu s jednotkovým zesílením. Pro úhlovýkmitočet jednotkového zesílení platígm1ωT= 2 πfT=C( 10.67 )Srovnáním rovnice ( 10.66 ) s rovnicí ( 10.67 ) vidíme, že poměr mezi nulou a úhlovýmkmitočtem je roven poměru přenosového zisku druhého a prvního stupně OTA. Pokud budetranskonduktance druhého stupně mnohem větší než stupně prvního, můžeme prohlásit, ženula bude poměrně bezpečně vzdálena od polohy kmitočtu jednotkového zesílení. Tohotopředpokladu ale v případě CMOS obvodů není úplně snadné dosáhnout (g m2 >>g m1 ). Můžemezvětšit transkonduktanci úměrně s odmocninou klidového proudu a poměrem W/L. Narozdílod bipolární technologie, kde je g m přímo úměrná klidovému proudu (v tomto případě stačínastavit proud druhým stupněm na vhodnou hodnotu; máme na mysli samozřejmě jehozvětšení). Pokud leží nula blízko jednotkového kmitočtu (zisk 0 dB), výrazně ovlivňujekmitočtovou charakteristiku v této oblasti – snižuje stabilitu obvodu. Proto v praktickýchaplikacích nemůžeme nechat takovou situaci bez povšimnutí, ale musíme najít vhodné řešení,které zlepší fázovou rezervu.Problém nuly ležící v pravé části komplexní rovny můžeme řešit třemi možnýmipostupy:- použijeme jednotkový zesilovač (napěťový sledovač, „unity gain buffer“)- použijeme nulovací odpor („zero nulling rezistor“)- použijeme jednotkový proudový zesilovačcObr. 63 Využití napěťového sledovače pro zrušení nuly z pravé části komplexní rovinyZ rovnic ( 10.61 ) a ( 10.62 ) vidíme, že nulu určuje člen –sC c v 1 . Pokud by se nám tentočlen podařilo eliminovat, vypadne nula z řešení těchto rovnic. Použití napěťového sledovačezapojeného mezi výstup a kompenzační zpětnovazební kondenzátor je jedním z možnýchřešení (Obr. 63). Navíc kromě –sC c v 1 vyrušíme i člen –sC c v 0 (tato eliminace bude mít zanásledek určité posunutí pozic pólů). Použijeme-li místo ( 10.62 ) rovniciv g + sC + gm v( 10.68 )( ) 00 2 2 2 1=pak řešení nového systému rovnic ( 10.61 ) a ( 10.68 ) budeVV0in− gm1gm2R1R2≅21 + sR R g C + s R R +12m 2c12( C1C2) C c( 10.69 )jehož jmenovatel bude jen trochu odlišný od rovnice ( 10.63 ). Póly zůstanou na téměřstejných pozicích a nula zmizí ( 10.62 ).Obr. 64 ukazuje možnou obvodovou implementaci zmíněného řešení. ArchitekturaOTA je založená na vstupních tranzistorech typu nmos. V pravé části schématu vidímestrukturu napěťového sledovače, který realizuje funkci jednotkového sledovače (buffer).Poznamenejme, že pro svou správnou funkci, vyžaduje sledovač na vstupu minimální napětíV th +2V sat . Pokud bude výstupní napětí pod touto úrovní, sledovač se dostane do lineárního

Návrh analogových integrovaných obvodů (BNAO) 115(triodového) režimu a přestane správně fungovat. Proto využití tohoto řešení může limitovatrozsah výstupního napětí dvoustupňového OTA.Obr. 64 Eliminace nuly pomocí a) napěťového sledovače b) zpětnovazební impedanceDalší problém zmíněného řešení spočívá v tom, že sledovač musí dobře a správněpracovat v okolí jednotkového kmitočtu OTA. Tento jednotkový kmitočet se ovšem můženacházet na vysokých kmitočtech a v tomto případě využití napěťového sledovače může býtproblematické (fázový posun mezi vstupním a výstupním signálem sledovače). Důsledkemtohoto fázového posuvu je neeliminování nuly a vytvoření dalšího páru nula-pól v přenosovéfunkci, které jsou velmi blízko u sebe. Tento pár (ležící v levé části komplexní roviny) nenínějakým zásadním problémem, ale v určitých případech (záleží na parametrech zpětnovazebnísmyčky) může být zodpovědný za zhoršení fázové rezervy. Nade všechny zmíněné problémymusíme uvést ještě samozřejmé zvýšeníspotřeby a plochy čipu.Druhá technika se nazývá zeronulling - nulování nuly. Zpětnovazebníkompenzační větev není tvořenakapacitou, ale impedancí, které je vevětšině případů realizována sériovýmspojením rezistoru a kondenzátoru. Obr.Pokud použijeme napěťového sledovače prokompenzaci nuly přenosu operačního zesilovače,musí tento sledovač být velmi rychlí a pracovat srezervou i na kmitočtech vyšších než je kmitočetjednotkového zesílení. Jinak nula (z pravé částikomplexní roviny) není eliminována, ale jenahrazena párem nula-pól.65 ukazuje malosignálové náhradní schéma dvoustupňového OTA s takovou vazbou. Vpřípadě tohoto zapojení musíme člen sC c v rovnici ( 10.61 ) a ( 10.62 ) nahradit výrazemsCcsCc⇒1+ sR C2c( 10.70 )Řešení této soustavy opět dává téměř nezměnění jmenovatel přenosové funkce – pólyzůstávají téměř stejné. Pozice nuly je modifikována na1z =⎛ 1 ⎞( 10.71 )C⎜ −⎟cRZ⎝ gm2⎠Vidíme, že velmi záleží na znaménku výrazu (1/g m2 -R z ), zda bude nula ležet v pravé čilevé části komplexní roviny přenosové funkce. Navíc v případě (1/g m2 -R z )=0 se nula posouvána kmitočet v ∝, jinými slovy nula je „vynulována“. Naopak nula v levé části roviny můžeposloužit pro vzájemné vyrušení se s pólem a tím následnému rozšíření šířky pásmazesilovače. Tuto variantu ovšem nelze v praxi příliš doporučovat. Důvodem je hlavně nepřílišvysoká přesnost realizovaných rezistorů. V praxi je lepší variantou směřovat hodnotu

116 FEKT Vysokého učení technického v Brněrezistoru tak abychom spíše využily „vynulování“. Vlivem tolerance technologie potom veskutečnosti nulu posuneme do velmi vysokých kmitočtů, ať už do levé či pravé částikomplexní roviny. Na tom zda bude nula posunuta vpravo či vlevo příliš nezáleží, v každémpřípadě to bude dostatečně daleko od kritického jednotkového kmitočtu).Obr. 65 Malosignálové náhradní schéma obvodu využívající nulování nulyHodnota rezistoru R z by měla být pokud možno kompenzovat přenosovou vodivost(zesílení) g m2 druhého stupně OTA. Tyto hodnoty ovšem závisí na elektrických atechnologických parametrech. Jednou z možností realizace nulovacího rezistoru je využítjednoho či dvou MOS tranzistorů.Obr. 66 Realizace nulovacího rezistoru pomocí komplementárních tranzistorůProtože jsou v sérii s kapacitorem, stejnosměrný proud, který jimi protéká je nulový.Pracují tedy triodovém režimu. Předpokládejme, že použijeme kompenzační obvod z Obr. 66.Pro odpor R z dostávámekde1R1RR⎛W⎞KR Rn pz=Rn+ R( 10.72 )p[ V −V−V]=n⎜⎟ DD 1 Th,nnL( 10.73 )⎝ ⎠np⎛W⎞= Kp⎜⎟⎝ L ⎠p[ V −V−V]1SSTh,p( 10.74 )Hodnota nulovacího rezistoru, který minimalizuje („nuluje“) vliv nuly ležící v pravéčásti komplexní roviny přenosu, je převrácenou hodnotou transkonduktančníhozesílení druhého stupně OTA.Nejlepší strategií je jednoduše posunout pozici nuly směrem k nekonečnu a ne sesnažit zvětšit šířku pásma její vzájemným vyrušením s příslušným pólem!

Návrh analogových integrovaných obvodů (BNAO) 11710.6.5 OTA – postup návrhu• Náhodný offset závisí na matchingu (kvalitě layoutu); pokud máme určenoumíru shodnosti (známe ji), můžeme říci, že je tento offset přímo úměrnýI bias /g m,in =(V GS1 -V th ) v saturační oblasti lze náhodný offset zredukovatsnížením saturačního napětí tranzistorů vstupního diferenčního páru.• Kmitočet jednotkového zesílení ω T je roven g m,in /C c ; ještě připomeňme, že prozajištění dostatečné fázové rezervy musí být ω T menší než p 2 ≈g m2 /(C 1 +C 2 ).Proto následně kompenzační kapacita musí být větší (minimálně 2 krát) než(C 1 +C 2 )g m,in /g m2 [C 1 a C 2 jsou zatěžovací kapacity prvního a druhého stupně]• Protože ω T musí být menší než nedominantní pól, p 2 , závisí dosažitelná šířkapásma na úhlovém kmitočtu pólu p 2 . Proto pokud chceme navrhnout rychlýOTA je potřeba umístit polohu p 2 na velmi vysoké kmitočty.• Nulovací rezistor (zero nulling rezistor) by měl být roven 1/g m2 ;• Pro symetrickou rychlost přeběhu je potřeba splnit I B1 /C c ≤I B2 /(C c +C L ), [I B1 a I B2jsou klidové pracovní proudy prvního a druhého stupně];• Při dané šířce pásma můžeme maximalizovat rychlost přeběhu zvětšenímsaturačních napětí (drain-source napětí) tranzistorů vstupního diferenčního páru;SR=(V GS,1 -V th )ω T ;• Pro dosažení optimálních šumových vlastností musíme zajistit, abytranskonduktance vstupních tranzistorů byla větší než transkonduktancetranzistorů tvořící jejich aktivní zátěž (proudové zrcadlo). Navíc délka kanálutranzistorů aktivní zátěže by měla být větší než délka kanálu vstupníchtranzistorů.Příklad 10.3:Návrh jednoduchého transkonduktančního zesilovače (OTA)7V DD1:1T3T45i OUT412T1T2+ -v OUTd3v IN1 v IN2C LI B6V SSObr. 67 Schéma OTA

118 FEKT Vysokého učení technického v BrněDůležité návrhové rovnice:Rovnice (1)GBW= Avfd=2πgm1( C + C )n5LRovnice (2)gCgm3 m1= , nebo také ( W / L) 4≈ 2( W / L)1n4Cn5+ CL⎛ Cn4⎜⎝ Cn5+ CL⎞⎟⎠2Rovnice (2a,b) předpokládají velikosti kapacit C n4,5 nezávislé na velikostech tranzistorůzapojených do těchto uzlů. To samozřejmě není pravda (čím větší jsou tranzistory, tím většíbudou i kapacity, jinak bychom mohli dosáhnout neomezené hodnoty GBW).Příslušné parazitní kapacity tranzistorů lze popsat následujícím lineárně rostoucímmodelem:C= Cn n0⎛W⎞+ k⎜⎟⎝ L ⎠ .Velikosti konstant lze získat experimentálně pro jednotlivé použité technologienakreslením layoutů tranzistorů několika velikostí a zjištěním konkrétních hodnot parazitníchkapacit.Přesněji potom např. pro uzel n4 bude platit:C L .⎛W⎞ ⎛W⎞Cn4 = Cn04+ k1⎜⎟ + k3⎜⎟⎝ L ⎠1⎝ L ⎠ 3 .Tuto kapacitu potom využíváme v matematickém předpokladu stability OTA:Postup návrhu:f= 3*GBW ⇒ g = πCnd m3 6n4GBWChceme navrhnout jednoduchý CMOS OTA s určitým GBW a danou kapacitou zátěžeZ rovnic (1) a (2) vyplývá, že musíme najít 3 proměnné:• I B• (W/L) 1• (W/L) 4 chybí jedna rovnice (3 proměnné, jen 2 rovnice!)Jednoduchý postup: Zvolíme (W/L) 4 a I B a (W/L) 1 jednoduše dopočítáme.Komplexnější přístup:GBW=Avfd=g( C + C )Víme, že transistor T 1 určuje zesílení a tedy jeho poměr g m /I D by měl být velký. Tudížzvolíme malý rozdíl V GS1 -V T (kolem 0,2 V). Tranzistor v tomto případě pracuje v oblasti silné2πn 5m 1L

Návrh analogových integrovaných obvodů (BNAO) 119inverze, ale je stále dostatečně blízko oblasti inverze slabé, a tudíž lze předpokládat příznivýpoměr g m /I D . Tato myšlenková konstrukce nám poskytne chybějící 3. rovnici.Z GBW a C L určíme g m1 (rov. 1) při předpokladu možnosti zanedbání C n5 vůči C L .( W / L) g ( )PotommK ′1=1/ 2nVGS1−VTI ( )aB= gm/ vGS−VT1.Nakonec (W/L) 4 určíme podle rovnice 2b.Pozn.:Alternativní způsoby jsou určení V GS4 -V T =0,5 V z důvodu lepšího „matchingu“ layoutunebo výběr (W/L) 4 =1 pro návrh OTA s minimální plochou layoutu. Je samozřejmé, že každámetoda dává odlišné výsledky, ale nakonec ten „správný“ postup návrhu volí návrhář seznalostí využití výsledného OTA v další komplexnější struktuře.Příklad 10.4Navrhněte jednoduchý CMOS OTA (viz. obr.) při znalosti GBW, C L a fázové rezervy(PM, která koresponduje s f nd =3*GBW).Vytvořte návrhové postupy pro následující případy (použijte zjednodušenou rovnici provýpočet C n4 , tzn. k 3 =0):a) znáte I Bb) znáte V GS1 -V Tc) znáte (W/L) 1d) znáte (W/L) 4Řešení (4 možné postupy):a) Vypočteme g m1 =2πC L GBW- pro T1 nyní známe g m1 a I DS1 =I B /2 . Můžeme tedy snadno vypočítat V GS1 -V T a(W/L) 1 , kdy V GS1 -V T =2I DS1 /g m1 a (W/L) 1 =g m1 /(2K´n(V GS1 -V T )).- kapacita C n4 je spočtena z layoutu, C n4 ≈k 1 (W/L) 1- vedlejší (nedominantní) pól na 3*GBW je dán hodnotami C n4 a g m3 ;g m3 =6πC n4 GBW. Pro velikosti W a L tranzistoru T3 potom postupujeme stejnějako pro T1.b) Vypočteme g m1 =2πC L GBW- pro T1 nyní známe gm1 a V GS1 -V T . Můžeme tedy snadno vypočítat I DS1 a (W/L) 1 ,I DS1 =g m1 (V GS1 -V T )/2 a (W/L) 1 =g m1 /(2K´n(V GS1 -V T )). Je také zřejmé, že I B =2*I DS1 .- Dále pokračujeme jako v případě a)c) Opět vypočteme g m1 =2πC L GBW

120 FEKT Vysokého učení technického v Brně- pro T1 nyní známe g m1 a (W/L) 1 . Můžeme tedy snadno vypočítat V GS1 -V T a I DS1 ,kdy V GS1 -V T = g m1 /(2K´n(W/L) 1 ) a I DS1 =g m1 (V GS1 -V T )/2. Opět je také zřejmé, žeI B =2* I DS1 .- Dále pokračujeme jako v případě a) nebo b)d) Vypočteme g m1 =2πC L GBW- díky znalosti (W/L) 4 můžeme odhadnout C n4 , kdy C n4 ≈k 4 (W/L) 4 . Polohavedlejšího pólu (3*GBW) nám pomůže určit g m4 , g m4 =6πC n4 GBW. Díky znalostig m4 a (W/L) 4 určíme V GS4 -V T a I DS4 , kdy V GS4 -V T =g m4 /(2K´p(W/L) 4 ) aI DS4 =g m4 (V GS4 -V T )/2. Opět je také zřejmé, že I B =2* I DS4 .- pro T1 známe g m1 a I DS1 a postupujeme dále podle a)Pozn.: V písemné zkoušce by samozřejmě byly zadány hodnoty parametrů potřebnýchpro výpočet parazitních kapacit tranzistorů.Příklad 10.5Vypočtěte velikosti tranzistorů jednoduchého OTA (vstupní tranzistory typu PMOS)GBW=100 MHz, C L =2 pFTechnologie: L min =0,35 µm, K n´=60 µA/V 2 , K p´=30 µA/V 2I D =? W=? L=?[1] Volíme V GS1 -V T =0,2 V[2] Spočítáme g m1 g m1 =GBW·2π·C L = 100·10 6·2π·2·10 -12 =1,2 ms[3] určíme I DS I DS = g m1·(V GS -V t )/2 (počítáme I DS nikoliv I BIAS , proto „/2“)¨I DS = g m1 /10=0,12 mADále potřebujeme zjistit šířku kanálu M1:IDS( W / L) 1= g1/ 2 ′mKn( VGS1−VT) == 1002K ′( VGS−VT)Určíme délku kanálu L 1 ~3*L min =1 µm W 1 =100 µmDale L p =L n W p =100 µm, W n =50 µmNyní se jesště ověříme zda je můžeme pól v uzlu 2 zanedbat. Musíme tedy určitkmitočet f T a nebo vstupní kapacitu C GS2 . pro MOS tranzistor platí C GS =kW, kdy k=2 fF/ µm pokud je použita minimálnídélka kanálu (lze získat ze simulací v příslušné technologii). MOS s poměrem W/L=100 aL=0,35 µm bude mít W=35 µm a C GS =70 pF. V našem OTA má MOS všechny rozměry 3krátvětší C GS2 =70x3x3=630 pF. Potom f T2 ~300 MHz a f T2 /4~76 MHz (toto odpovídá f nd ; coždosti nepříjemné, protože kmitočet leží pod hranicí GBW). Naštěstí je k tomuto pólupřidružena i nula, která jeho vliv ruší.

Návrh analogových integrovaných obvodů (BNAO) 121Pozn.: pokud bychom chtěli dostat pól skutečně mimo rozsah GBW museli bychomudělat tranzistory menší čímž bychom snížili zisk OTA. Řešením je udělat tranzistory menší avyužít kaskodového PZ pro zvětšení zisku.10.7 Kontrolní otazky1. Co je aktivní zátěž?2. V jakém režimu pracuje MOS tranzistor v zesilovači?3. Jaké je napěťové zesílení zesilovače na následujícím obrázku (pro nízké kmitočty,zanedbejte parazitní kapacity)?Zesilovač pro otázku 3, 4 a 54. Nakreslete malosignálový model zesilovače z obrazku předchozího příkladu5. Jaký je fázový posuv výstupního napětí jednoduchého zesilovače z obrázkupředchozích příkladů?6. V jakém režimu musí pracovat vstupní MOS tranzistory diferenčního páru?7. Co je to napěťový offset zesilovače?8. Jaké typy offsetů znáte?9. Co je rozštěpení pólů u dvoustupňového zesilovače?

122 FEKT Vysokého učení technického v Brně11 Moderní bloky integrovaných obvodůJedním z nejdůležitějších základních stavebních bloků v oblasti zpracování signálův proudovém módu je proudový konvejor (current conveyor, CC). V základním provedení jeto součástka se čtyřmi vývody a v konkrétním obvodu se podílí na funkčním zpracovánísignálu. V řadě případů funguje podobně jako konvenční operační zesilovač. Navíc proudovékonvejory nabízí alternativní cestu realizace složitých obvodových funkcí. Proudový konvejorz hlediska zpracovávaného signálu smíšený univerzální stavební blok (mixed-mode universalbuilding block), který může nahradit klasický operační zesilovač v aplikacích v napěťovémmódu nebo dává možnost transformovat tyto aplikace do proudového módu.Řada publikací demonstrovala univerzalitu, výhody a nově aplikace proudovýchkonvejorů od jejich zavedení v roce 1968 [Sedra, Smith]. Současně řada autorů popsalavylepšené implementace těchto bloků, které mají lepší vlastnosti a použitelnost. Bohužel jestále nedostatek integrovaných proudových konvejorů (tj. proudových konvejorůrealizovaných jako samostatné integrované obvody). Proto řada návrhářů nemůže užít těchtobloků v aplikacích, které vyvíjejí. Jestliže se situace změní, návrháři budou mít větší šanciseznámit se s proudovými konvejory a jejich aplikacemi. Paradoxně existuje pouze jedenmonolitický integrovaný obvod s “čistým” proudovým konvejorem – CCII01, ale naprotitomu nové konstrukce moderních širokopásmových a rychlých operačních zesilovačů jsouzaloženy na proudových konvejorech (OPA660, AD840).V následujících kapitolách budou probírány existující typy proudových konvejorů abudou diskutovány nové typy a techniky, které povedou ke zlepšení jejich vlastností.11.1 Klasické proudové konvejory11.1.1 Proudové konvejory první generace – CCIProudový konvejor byl původně zaveden jako trojbran. Jeho funkce může být popsánanásledovně: Jestliže je na vstupní svorku Y přiloženo napětí, potom se stejný potenciál objevína svorce X. Obdobně vstupní proud I do svorky X bude mít za následek stejný proudvtékající do svorky Y a dále stejný proud bude vytékat (nebo vtékat) z výstupní svorky Z.Povšimněte si, že vstup X se chová jako zdroj proudu I s velkou vnitřní impedance. Napětí nasvorce X je nezávislé na proudu vtékajícím do této svorky. Podobně proud tekoucí vstupem Yje určen proudem skrze svorku X a nezávisí na potenciálu svorky Y. Konvejor CCI takpředstavuje virtuální zkrat na svorce X a virtuální rozpojený obvod na svorce Y. Funkcekonvejoru CCI může být popsána následující hybridní rovnicí:

Návrh analogových integrovaných obvodů (BNAO) 123YXIyIxIz⎡ i⎢v⎢⎢⎣iZYXZ⎤ ⎡0⎥=⎢1⎥ ⎢⎥⎦⎢⎣010± 10⎤⎡v0⎥⋅⎢i⎥ ⎢0⎥⎦⎢⎣vYXZIyVy⎤⎥⎥⎥⎦YVxCCXIxZIzVz( 11.1 )Obr. 68 Nulorový model konvejoru CCI a jeho blokový diagramVDDM11M12M3Y X ZM4M9M10VSSObr. 69 Jednoduchá implementace konvejoru CCI+ v technologii CMOS11.1.2 Proudové konvejory druhé generace – CCIIDruhá generace proudových konvejorů byla zavedena v roce 1970, u těchto konvejorůje nulový proud svorkou Y. Tyto konvejory se v aplikacích jeví užitečnější než CCI.Konvejory druhé generace CCII mohou být popsány následující rovnicí⎡ i⎢v⎢⎢⎣iYXZ⎤ ⎡0⎥=⎢1⎥ ⎢⎥⎦⎢⎣000± 10⎤⎡v0⎥⋅⎢i⎥ ⎢0⎥⎦⎢⎣vYXZ⎤⎥⎥⎥⎦( 11.2 )Z těchto rovnic je zřejmé, že svorka Y vykazuje nekonečnou vstupní impedance. Napětína svorce X sleduje potenciál svorky Y, svorka X vykazuje nulovou vstupní impedance sproud tekoucí skrze svorku X je opět přenášen na vysokoimpedanční výstup Z. Proud tekoucísvorkou Z má stejnou orientaci jako proud svorkou X (konvejor CCII+) nebo opačnoupolaritu v případě konvejoru CCII-.

124 FEKT Vysokého učení technického v BrněCMpYXZCMnObr. 70 Konvejor CCII vycházející z klasického napěťového operačního zesilovačeV DDYM4M5M9M10IzZM6XIxYM1M2XZV biasM3M7M8Obr. 71 Nulorový model konvejoru CCII a jeho jednoduchá implementacev technologii CMOSUkazuje se, že konvejor CCII je nejužitečnější z rodiny proudových konvejorů. Bylapublikována celá řada aplikací. Je to velmi potřebný blok pro návrh aktivních filtrů RC aimmitančních konvertorů. V posledním desetiletí také typické širokopásmové a rychléoperační zesilovače vychází ze struktury proudového konvejoru. Konvejor CCII je také dobřepoužitelný pro nízkonapěťové aplikace.V SS11.1.3 Proudový konvejor třetí generace – CCIIIProudový konvejor CCIII je podobný typu CCI, pouze je zde opačný přenos proudumezi svorkami X a Y. Maticový popis tohoto typu konvejoru je:⎡ i⎢v⎢⎢⎣iYXZ⎤ ⎡0⎥=⎢1⎥ ⎢⎥⎦⎢⎣0− 10± 10⎤⎡v0⎥⋅⎢i⎥ ⎢0⎥⎦⎢⎣vYXZ⎤⎥⎥⎥⎦( 11.3 )

Návrh analogových integrovaných obvodů (BNAO) 125YIyZ1Z2XIxIzZYYCCII+ ZXYCCII+ ZXXObr. 72 Nulorový model konvejoru CCIII a jednoduchá implementace pomocí dvoukonvejorů CCII11.1.4 Invertující proudový konvejor druhé generace ICCIIPrvní invertující konvejor druhé generace (ICCII) má následující maticový:⎡ i⎢v⎢⎢⎣iYXZ⎤ ⎡ 0⎥=⎢−1⎥ ⎢⎥⎦⎢⎣000b0⎤⎡v0⎥⋅⎢i⎥ ⎢0⎥⎦⎢⎣vYXZ⎤⎥⎥⎥⎦( 11.4 )YIy= -IxIzZXIxVyIyIxICCI+UCCY1 Z1Y2 Z2Y3Z1____X Z2IzVyIyIxICCIII-UCCY1 Z1Y2 Z2Y3Z1____X Z2ICCI-UCCY1 Z1Y2 Z2Y3Z1____X Z2IzVyIyIxICCIII+UCCY1 Z1Y2 Z2Y3Z1____X Z2IzVyIyIxIzVxVxVxVxObr. 73 Nulorový model invertujícího konvejoru ICCI a implementace rodiny těchtokonvejorů ICC s použitím konvejorů UCCČinitel b určuje přenos proudu mezi svorkami X a Z. Pro b kladné matice představujekonvejor s kladným (pozitivním) přenosem proudu. Negativní (záporný) proudový konvejormá b záporné ve svém maticovém popisu. Možné realizace s použitím konvejoru UCC je naObr. 73.

126 FEKT Vysokého učení technického v Brně11.2 Speciální typy proudových konvejorů11.2.1 Proudový konvejor se dvěma výstupyV některých aplikacích je velmi užitečné, jestliže máme oba typy výstupních svorek Z,tj. invertující a neinvertující proudový výstup. Možným řešením je DOCC. Implementacetohoto typu proudového konvejoru je jednoduchá (Obr. 74), je založena na přidání dvoudalších proudových zrcadel.VDDM22M24 M26 M28 M30Z1Z2Z1Z2M21M23 M25 M27 M29VSSM31Obr. 74 Implementace struktury se dvěma výstupy11.2.2 Proudové konvejory s diferenčním vstupemNejpoužívanějším typem v současnosti je proudový konvejor druhé generace (CCII+/).Řada důležitých analogových funkčních bloků může být realizována s CCII: všechny typyřízených zdrojů, impedanční invertory a konvertory. Nicméně můžeme pozorovat jednunevýhodu, dosavadní konvertory nemohou být snadno použity v aplikacích vyžadujícíchdiferenční nebo plovoucí vstupy jako jsou impedanční konvertory a proudové přístrojovézesilovače, resp. návrh takového obvodu vyžaduje dva nebo více konvejorů CCII. Základnístruktura používaná pro realizaci plovoucího vstupu je na Obr. 75. Tento obvod používá dvaobvody CCII a plovoucí rezistor (zapojený mezi svorkami X těchto dvou konvejorů), tím jedocílen plovoucí vstup. Protože každý vstup X má výstupní odpor R x , potom efektivní odpormezi dvěma svorkami X je R-2R x a chyba přenosu způsobená nenulovým odporem vstupu jedvojnásobná.Vin1YCCII+ ZXYCCII+ ZXR1R2VoutVin2YCCII+ ZXObr. 75 Plovoucí vstup realizovaný pomocí tří konvejorů CCII

Návrh analogových integrovaných obvodů (BNAO) 127Tento úkol byl vyřešen pomocí dvou speciálních typů proudových konvejorů sdiferenčním vstupem (DDCC, DVCC). Konvejory DVCC a DDCC jsou relativně jednoduchéa užitečné funkční bloky, které zachovávají všechny výhody konvejorů CCII a eliminujínevýhodu vstupní impedance jednoduchého vstupu.11.2.3 Diferenční napěťově proudové konvejoryDiferenční napěťově proudový konvejor (differential voltage current conveyor, DVCC)je univerzální stavební blok pro aplikace, které vyžadují plovoucí vstupy. Konvejor DVCC jepětibran – má dvě vysokoimpedanční svorky Y (diferenční vstup), jednu nízkoimpedančnísvorku X a dva komplementární proudové výstupy Z. Konvejor DVCC je definovánamaticovou rovnicí⎡V⎢⎢I⎢I⎢⎢I⎢⎣IXY1Y 2Z1Z 2⎤ ⎡ 0⎥ ⎢⎥ ⎢0⎥ = ⎢ 0⎥ ⎢⎥ ⎢ 1⎥⎦⎢⎣−110000−10000000000⎤⎡ I0⎥ ⎢⎥ ⎢V0⎥⋅ ⎢V⎥ ⎢0⎥⎢V0⎥⎦⎢⎣VXY1Y 2Z1Z 2⎤⎥⎥⎥⎥⎥⎥⎦( 11.5 )Obvodové schéma konvejoru je na Obr. 76. Diferenční vstupní obvod sestává ztranzistorů M17, M18, M19 a M20. Tyto tranzistory posunují potenciály vstupů Y1 a Y2 tak,že transistor M1 zůstává otevřený, totiž (V G1 , V G2 jsou napětí gate-source transistorů M1, M2)Differential input stage Current copier stage Complementary current output stageV DDM13M12M6M7M8M9M3M4M5M18V CM20M1M2M17M19Y2Y1XZ1M10M11Z2M14M15M16V BV SSVG2 −VG1Obr. 76 Realizace konvejoru DVCC v technologii CMOS= VY1−VY2.( 11.6 )Tranzistory M6 a M7 zrcadlí proud tekoucí skrze M1 do tranzistoru M2, takžeVG1 −VS1= VG2−VX. ( 11.7 )Protože V S1 =0 dostaneme z rovnice ( 11.7 )V = V −V. ( 11.8 )XY1 Y 2

128 FEKT Vysokého učení technického v BrněTranzistor M3 zavádí negativní zpětnou vazbu. Proud tekoucí ze svorky X je zrcadlendo svorky Z1 tranzistory M8, M4 a M15. Proudová zrcadla jsou použita k převedení(zrcadlení) proudu do invertované formy do svorky Z2. To znamená, že konvejor DVCC mákomplementární proudový výstup.11.2.4 Dvojnásobně diferenční proudový konvejorRozdíl mezi konvejory DVCC a DDCC (differential difference current conveyor) je vpočtu jejich vysokoimpedančních vstupních svorek a v počtu proudových výstupů. KonvejorDDCC má tři vysokoimpedanční vstupy a jeden proudový výstup. Maticová rovnicepopisující konvejor DDCC je⎡V⎢I⎢⎢I⎢I⎢⎣ IXY1Y 2Y 3Z⎤ ⎡ 0⎥ ⎢0⎥ ⎢⎥ = ⎢ 0⎥ ⎢ 0⎥ ⎢⎦ ⎣−110000−10000100000⎤⎡ IX0⎥ ⎢VY⎥ ⎢0⎥⋅⎢VY0⎥⎢VY⎥ ⎢0⎦⎣VZ123⎤⎥⎥⎥⎥⎥⎦( 11.9 )Differential input stageCurrent copier stageV DDM5M6M7M8Y1M1M2Y2M3M4Y3XZI I IIObr. 77 Neinvertující konvejor DDCC (DDCC+)Navržená realizace konvejoru DDCC v technologii CMOS je na Obr. 77. Vstupnístupeň je realizován dvěma diferenčními bloky (M1 a M2, M3 a M4). Tranzistory M5 a M6tvoří stupeň s vysokým ziskem. Tento stupeň konvertuje diferenční proudy do jednohorozdílového proudu (M7). Tranzistor M8 duplikuje proud tranzistoru M7 a napájí výstup Z.Výstupní napětí může být vyjádřeno jakoV = A V − V − V − V , ( 11.10 )X[( ) ( )]0 Y1Y 2 G3Y 3kde A 0 je zisk otevřené smyčky zesilovače (diferenčního stupně). Záporná zpětná vazbabyla zavedena z výstupní svorky X na vstup (gate M3). Jestliže je zisk otevřené smyčkyznačně větší než jedna, potomA( 11.11 )0VX= ( VY1−VY2+ VY3) ≅ VY1−VY2+ VY3.A + 10Vysokoimpedanční výstupní svorka Z sestává, jak již bylo popsáno, z tranzistoru M7 azdroje proudu I. Zdroj proudu je vytvořen některým z typů již popsaných proudových zdrojů.V SS

Návrh analogových integrovaných obvodů (BNAO) 12911.3 Směry výzkumu proudových konvejorůV době, kdy proudové konvejory byly objeveny (1968, 1970), nebyly jasné výhodykonvejorů CCII oproti konvenčním operačním zesilovačům. Proto také dlouho nebylamotivace k výzkumu proudových konvejorů a jejich použití v aplikacích.Výzkum v oblasti analogových integrovaných obvodů jde v současné době směremobvodů s nízkým napájecím napětím a rychlých obvodů (low-voltage (LV) and high-speeddesign), zvláště pro přenosná zařízení, často napájená jen z jednoho nebo dvou článků (1,5 Vnebo 3,0 V). Tato oblast, která byla tradičně doménou zpracování napěťového signálu,přechází na zpracování proudového signálu, u kterého byla rozpoznány výhody možnéhopřekonání gain-bandwidth product limitation, typického pro operační zesilovače. Proudovéobvody nepotřebuj velké napěťové zisky s mají dobré vlastnosti co se týče rychlosti, šířepásma i přesnosti. V obvodové technice pro zpracování proudového signálu je proudovýkonvejor CCII považován za základní funkční blok, ze kterého může být vytvořena potřebnásložitější struktura. Konvejor CCII je zvláště vhodný pro systémy s nízkým napájecímnapětím (hlavně v přenosných zařízeních).V předchozích odstavcích byla představena řada různých konvejorů. Některé z nich jsoudůležité pouze z metodických důvodů, jiné jsou plně použitelné jako funkční bloky pro návrhmonolitických integrovaných obvodů. Všechny existující funkční bloky trpí různýmiodchylkami od ideálního stavu v důsledku reálného chování tranzistorů a technologickýchprocesů. V oblasti konvejorů je velké úsilí zaměřeno na redukci hlavního parazitníhoparametru proudových konvejorů – parazitního odporu svorky X.Od roku 1968 byla navržena řada typů proudových konvejorů. Ale stále není komerčnědostupný integrovaný obvod s čistou konvejorovou strukturou. Proto návrháři nemohou skonvejorem disponovat jako s diskrétní součástkou. Jedním z cílů výzkumných prací byloproto definovat funkční blok, který bude schopný realizovat více typů proudových konvejorů.Následně byl navržen Univerzální proudový konvejor (UCC), který je touto univerzálnísoučástku.

130 FEKT Vysokého učení technického v BrněPříloha 1:Vypracování Kontrolních otázekMOS tranzistor1. Minoritní nosič je volný nosič náboje opačné polarity než je polovodivý materiál, vekterém se nachází. V případě polovodiče typu n je minoritním nosičem díra, vpřípadě polovodiče typu p je minoritní nosič elektron.2.3.4.

Návrh analogových integrovaných obvodů (BNAO) 1315. Na obou obrázcích je NMOS tranzistor.

132 FEKT Vysokého učení technického v BrněLayout – tipy a techniky1.2. Návrhová pravidla definuje výrobce technologie. Je to soubor geometrickýchpravidel pro kreslení jednotlivých struktur a vrstev layoutu. Jejich dodržením jezajištěno, že vytvořený čip půjde vyrobitPasivní prvky1. a) rezistor tvořený difúzní oblastíb) polySi rezistor2. Struktura sloužící k zabránění průniku substrátového šumu se nazývá ochrannnýprstenec (guard ring).3. a) využívání „dummy struktur“b) metoda prokládání prvků (interdigitated layout)c) metoda středově symetrické topografie (common centroid layout)Proudová zrcadla1.2.IroutoutRe f( W / L)2( ) ( λVoutW / L= I1+1=λIout1); na poměru W/L jednotlivých tranzistorů,přičemž λ je závislá na délce kanálu L.Čím delší kanál tím menší hodnota λ. Jinýmislovy: prodloužení délky kanálu má za následek zvětšení výstupního odporu a částečnénarovnání průběhu proudu ve výstupní charakteristice JPZ.3. Jednoduché:- výstupní odpor je dán pouze r o tranzistoru M2 (dá se ovlivnit volbou délky kanálu)

Návrh analogových integrovaných obvodů (BNAO) 133- minimální výstupní napětí je dáno V DSmin výstupního tranzistoru- nepřesnost v případě V out >> V GS- jednoduchostKaskoda:- Výstupní odpor je vysoký g m r o 2 (výhoda oproti JPZ)- Minimální výstupní napětí V TH +2V Dssat (nevýhoda oproti JPZ)Při porovnání zjistíme, že jednoduché proudové zrcadlo má výhodu hlavně ve velkémrozsahu výstupních napětí. Mnohem horší je srovnání výstupních odporů, kde je na tomkaskodové zrcadlo o 2 až 3 řády lépe. Právě výstupní odpor zrcadla určuje velikost chybyvýstupního proudu při velké změně napětí na výstupu. Výhodou kaskody může být taképoměrně malá plocha, kterou toto zrcadlo zabere na čipu (u jednoduchého zrcadla musímevolit velké délky kanálu a potom velikosti tranzistorů vychází mnohonásobně větší)4. Obr. 22 Správný layout jednoduchého proudového zrcadlaObr. 29 Layout a) modifikovaného Wilsonova zrcadla, b) kaskodového proudovéhozrcadla a c) common-centroid layout kaskodového proudového zrcadlaProudové reference1. Požadované vlastnosti- nezávislost na velikosti napájecího napětí (samozřejmě v určitém rozumnémrozsahu)- teplotní nezávislot- odolnost proti šumu2. Každá proudová reference má dva stavbilní pracovní body, viz obr. 34. Startovacíobvod slouží k tomu, aby se reference dostala vždy do pracovního bodu A (Obr.36).3. V GS 1= RI 1aV2IL1 1GS1= VTh+ .µ CoxW1Vidíme, že v rovnici pro proud nefiguruje napájecí napětí, ale pouze V GS . Ani V GS nenízávislé na napájecím napětí pokud bude platit, že MOS tranzistor bude mít velkýtranskonduktanční činitel (v tomto případě je možno zanedbat člen s odmocninou).Napěťové reference1. Požadované vlastnosti- stabilita výstupního napětí- nezávislost na velikosti napájecího napětí (samozřejmě v určitém rozumnémrozsahu)

134 FEKT Vysokého učení technického v Brně- teplotní nezávislot- odolnost proti šumu2. Jednoduše pouze součinem napájecího napětí a proudu, který děličem protéká. VCMOS obvodech je referenční napětí připojováno na hradla MOS tranzistorů a tudížjde o napěťové děliče nezatížené.Zesilovací stavební bloky integrovaných obvodů1. Jako aktivní zátěž je využíváno u zesilovačů proudové zrcadlo. Jeho výhodou jevelký výstupní odpor v porovnání s odporovou zátěží a tím pádem i poměrně slušnédosažitelné zesílení.2. MOS tranzistor ve funkci zesilovače musí pracovat v saturačním režimu.3.4.AV− goutm1v= = a ještě jednodušeji A V = –g m1 *R outVingds1+ gds25. 180°; jinými slovy, výstupní signál má opačnou polaritu než signál vstupní.6. V saturačním.7. Napětí, které musíme přivést na vstupní svorky operačního zesilovače zapojenéhobez ZV, aby se OZ nepřeklopil a výstupní napětí bylo v polovině výstupníhonapěťového rozsahu.8. - Systematický (špatně navržený obvod, nerespektování dopručení pro nastavenípracovního bodu)- Náhodný (nekvalitní layout, vzniká v důsledku nepřesností při výrobním procesu)9. Pól prvního stupně je posunut na nižší kmitočet a pól stupně druhého naopak nakmitočet vyšší. Tento proces se nazývá rozštěpení pólů.

Návrh analogových integrovaných obvodů (BNAO) 135Příloha 2: Technologický postupKonkrétní výrobní technologie je výsledkem úspěšně ukončené etapy vývoje, který jeuzavřen výrobou prototypové série ověřovacího obvodu. Výrobní technologie je předpis,který musí obsahovat následující informace:1. Úplný technologický postup výrobních operací.2. Návrhová pravidla pro návrh masek IO.3. Hodnoty elektrických parametrů, především aktivních, ale i pasivních prvků, kteréjsou danou technologií vyrobitelné.4. Výsledky životnostních zkoušek a stanovení výtěžnosti u ověřovacího obvodu.V další části jsou uvedeny podrobnější informace o technologií HCMOS I. Na souborudále uvedených obrázků (Obr. 78.1-18 a Obr. 79) je znázorněn sled operací této technologie.Operace jsou průběžně číslovány a označeny svou specifickou zkratkou. Na obrázcích jsouschématicky znázorněny příčné řezy vertikální strukturou a pro operace maskování je zároveňuveden postupný klad po sobě následujících masek.

136 FEKT Vysokého učení technického v Brně

Návrh analogových integrovaných obvodů (BNAO) 137

138 FEKT Vysokého učení technického v Brně

Návrh analogových integrovaných obvodů (BNAO) 139

140 FEKT Vysokého učení technického v Brně

Návrh analogových integrovaných obvodů (BNAO) 141

142 FEKT Vysokého učení technického v BrněObr. 78 Postup výroby invertoru CMOS

Návrh analogových integrovaných obvodů (BNAO) 143Obr. 79Postup výroby invertoru CMOS – dokončeníV první operaci jsou vybrány desky z hlediska rovinnosti a měrného odporu, tento abyvšechny desky ve zpracovávaném oběžníku (skupina desek, která se zpracovává současně),kterých bývá 20 až 25, měly malý rozptyl počátečních parametrů. Následuje tzv. nultáoxidace (Obr. 78.1), při které se zoxiduje asi 300 nm křemíku a odstraní se tím případnémechanické pnutí či jemná poškrábání. Po odleptání tohoto oxidu v HF a NH 4 F je provedenomytí (zaručuje vysokou čistotu, protože se používá také před oxidací pro hradlo, nazývá semytí hradlové). Na Obr. 78.2 je situace po operaci maskovací oxidace, při které je v prostředíN 2 + O 2 + HCL (tzv. suchý oxid s chlorovodíkem) povrch desek zoxidován až do tlouštěkkolem 150 nm. Následuje 1. maskovací operace, při které jsou v maskovacím oxidu odkrytéoblasti budoucí jámy. V dalším kroku se provede implantace jámy (Obr. 78.3) borem astandardní operace odstranění rezistu. Desátou operací je rozdifundování jámy (Obr. 78.4).Tato operace spolu s implantací je podstatná pro velikost prahového napětí, které je mimo jinédané úrovní dotace v kanálu tranzistoru.Při rozdifundování implantované oblasti do jámy probíhá v oblasti jámy částečně ioxidace o tloušťce oxidu asi 300 nm. Vzniklý oxid je zcela odleptán, desky jsou standardněomyty a je provedena oxidace krycího (podložního) oxidu o tloušťce 70 nm. Posláním tohotooxidu je vytvořit oddělovací vrstvu mezi křemíkovou deskou a nitridovou vrstvou (Si 3 N 4 ),která je deponována v další operaci za účelem vymezení tzv. aktivních oblastí. Při depozicinitridu přímo na povrch Si desky dochází v důsledku různé tepelné roztažnost Si 3 N 4 a Si přivysokoteplotním zpracování k pnutí a k porušování monokrystalické struktury Si tvorboudislokací. Při malých tloušťkách podložního oxidu jsou tendence ke vzniku poruch a na druhéstraně je-li tento oxid příliš tlustý, vytvoří se při lokální oxidaci, která bude následovat,značně široká přechodová oblast mezi aktivní oblastí a tzv. polní oblastí s tlustým oxidem.Nedefinovanost přechodové oblasti je omezujícím faktorem při určování vzdálenosti mezijednotlivými tranzistory.Následuje operace X15 - depozice vysokoteplotního oxidu (High Temperature Oxide -HTO), která je pouze alternativní a je zařazována jen při sledování vlivu této vrstvy nazvýšení výtěžnosti. Zařazuje se proto, aby byly zaručeny maskovací vlastnosti v oblasti

144 FEKT Vysokého učení technického v Brněnitridu a podložního oxidu, tj. v aktivní oblasti, při následujících implantacích tzv.ochranných prstenců pod polním oxidem.Je-li u čísla operace použito X, je tato operace prováděna alternativně a není trvalousoučástí základního technologického postupu.Následuje 2. maskovací operace (Obr. 78.5) pro vymezení aktivních oblastí, ve kterýchbudou lokalizovány tranzistory. Součástí maskování je i mytí povrchu desek, v tomto případědoprovázené mechanickým čištěním, aby se zvýšila přilnavost fotorezistu. Pokud byldeponován HTO v operaci X15, je nutné jej nejdříve odstranit mokrým leptáním (pomocíleptadla na oxid - operace X17) a následuje plazmatické (tzv. suché) leptání nitridu (Obr.78.6). Současně s tímto leptáním je odstraňována i rezistová maska, jejíž zbytky jsou ještěmokrým způsobem doleptány ve směsi koncentrované kyseliny sírové a H 2 O 2 .Další dvě úrovně masek (3. a 4.) mají podobný účel - vymaskovat kolem aktivníchoblastí prstence, ve kterých bude implantací zvýšena dotace na jámě (Obr. 78.7) i na Sisubstrátu (Obr. 78.8). Jako dopující prvky jsou použity B nebo P. Tím se zvýší prahovánapětí na parazitních tranzistorových strukturách, které budou přirozeně vznikat při depozicivodivých vrstev na polní oxid, tj. mimo aktivní oblasti. Při tom se využívá krycích vlastnostívrstev SiO 2 , nitridu a případně i HTO nad aktivní oblastí. V tomto případě, stejně jako uoperací přípravy jámy je velmi užitečné, ne-li nezbytné, provádět pro určení implantačníchdávek a teplotních režimů počítačové simulace.Po odstranění rezistové masky a eventuálním odstranění HTO, který ještě zbývá nanitridu, je provedena důležitá operace lokální oxidace (Obr. 78.9). Její název je odvozen odskutečnosti, že oxidace Si desek je prováděna jen v místech, kde není vrstva nitridu, kterázabraňuje přístupu oxidačnímu prostředí k povrchu Si. Oxidant však může difundovat podnitridovou masku ve vrstvě podložního oxidu a přitom způsobovat oxidaci křemíku i podmaskou. Vzhledem k tomu, že lokální oxid je asi 10x tlustší než podložní oxid, vzniká tak jižvýše zmíněná přechodová oblast nazývaná také „ptačí zobák” (bird´s beak). Její geometrickérozměry jsou závislé na tloušťce nitridové masky, podložního oxidu, vlastního lokálníhooxidu i teplotě oxidačního procesu. Východiskem pro zmapování této struktury je opět věrnýmodel a počítačová simulace, protože současně s lokální oxidací probíhá i redistribucepříměsí v Si deskách.Následuje plazmatické leptání oxinitridu a nitridu, tj. nitridové masky, která v průběhulokální oxidace částečně zoxidovala. Dále je pro očištění povrchu provedena rafinačníoxidace. V operaci č. 28 je v této technologii uvažováno větvení. Jednak je možné pokračovatleptáním rafinačního oxidu, přitom je nutné zajistit, aby se tloušťka lokálního oxidu podstatněnezměnila a jednak je možné vložit další operaci: vysokoenergetickou implantaci pod kanáltranzistoru typu P. Důvodem pro tuto implantaci je potřeba zmenšit velikosti ochuzenýchoblastí v oblasti kolektoru a emitoru při funkci prvku v souvislosti s potlačením jevů krátkéhokanálu, které se začínají u 3 µm technologie objevovat. Rozměry ochuzené oblasti se sníží,bude-li dotace pod kanálem vyšší než asi 10 16 cm -3 . To platí pro tranzistor s kanálem P.Tranzistoru s kanálem N je umístěn v jámě, jejíž úroveň dotace je (z implantace) vyšší (asi10 16 cm -3 ), a proto není u něho pro tento jev výrazná náchylnost.Při použití alternativní cesty s implantací pod kanál jsou prováděny operace X28depozice Al o tloušťce 1,2 µm a maskování 5. maskou. Poté následuje odleptání vrstvyhliníku v oblasti hradla P-kanálového tranzistoru a je provedena vysokoenergetickáimplantace (300 keV) fosforu. Výsledkem je zvýšení dotace substrátu až do hloubky cca 0,5µm, která se následnými vysokoteplotními operacemi ještě zvětší. Nakonec je odstraněna 5.maska včetně Al vrstvy a pokračuje se již standardní operace: leptáním rafinačního oxidu.

Návrh analogových integrovaných obvodů (BNAO) 145Třicátým krokem technologického postupu začíná skupina operací (až do operace 43),kterými jsou vytvářena hradla. Mezi první patří hradlové mytí a hradlová oxidace. Jsou toklíčové operace s vysokými nároky na čistotu a reprodukovatelnost. Kvalita provedení těchtooperací má významný vliv na posuvy v hodnotách prahových napětí a do značné míry i nacelkovou stabilitu a životnost součástky. Elektrická pevnost a tloušťka hradlového oxidu jsoupřísně sledované veličiny. V tomto případě je tloušťka oxidu 70 nm.V dalších operacích se provede maskování 5. maskou (stejná v předchozím odstavci přivysokoenergetické implantaci 300 keV) pro dostavovací implantaci B do oblasti kanálu P(Obr. 78.11). Důvodem pro tuto implantaci je přesné nastavení velikosti prahového napětí utranzistorů s kanálem P na požadovanou hodnotu (asi 0,7 V). Obě tyto hradlové implantace jetéměř vždy nutné předem optimalizovat pomocí simulací. Po implantaci se odstraní rezistovámaska standardním leptacím procesem a provede se mytí před depozicí polykrystalickéhokřemíku. Na očištěné desky je deponována při teplotě 610 °C vrstva poly-Si o tloušťce asi600 nm, která vzniká rozkladem SiH 4 . Tuto vrstvu je však třeba dotovat, což je prováděnopredepozicí ze směsi plynů O 2 + POCl 3 . Takto vytvořené fosforsilikátové sklo (PSG) seodstraní a při povrchu poly-Si zůstává vysoce dotovaná vrstva, která se v operaci 40rozdifunduje a vytvoří homogenní dotaci poly-Si. Následuje mytí před 6. maskováním,kterým jsou vytýčena hradla (dle Obr. 78.12). Pro leptání poly-Si je použito plazmy. Poslednídvě uvedené operace mají rovněž zvýšené nároky na přesnost provedení, neboť je nutnédodržet požadovaný výsledný rozměr hradla, v tomto případě 3,2 ± 0,2 µm. U rezistovémasky se musí brát v úvahu i zmenšení rozměru v důsledku stranového leptání. Zde činí šířkarezistové masky před leptáním 3,5 ± 0,2 µm. Pro zvýšení elektrické izolace hradla je proodstranění zbytků rezistu alternativně prováděna oxidace poly-Si hradel s tloušťkou oxidu asi60 nm - operace X43. Těmito operacemi je dokončena výroba hradel.Další skupina operací vytváří kontaktní emitorové a kolektorové oblasti pomocíimplantací. Využívá se přitom maskovacích schopností poly-Si hradel (tzv. samozákrytovátechnologie), čímž se dosahuje přesně definovaných rozměrů kanálů tranzistorů aminimalizují se parazitní kapacity hradel. Po 7. maskování jsou odkryty oblasti kontaktů P-kanálových tranzistorů. Při tomto maskování je důležité vybrat odolný rezist a nanést jej vminimální tloušťce 0,9 µm. Při implantacích s vysokými dávkami (nad 10 15 cm -2 ) docházítotiž k silné degradaci (až zuhelnatění) rezistu. Situace v řezu je znázorněna na Obr. 78.14.Zbytky rezistu jsou odstraněny plazmaticky v 46. operaci. Zcela analogicky jsou vytvořenykontaktní oblasti N-kanálových tranzistorů implantací fosforu v operacích 47 (maskování 8.maskou), 48 (implantace) a 49 (odstranění rezistu po implantaci), viz Obr. 78.15.Při depozici poly-Si se tento nadeponoval také na zadní stranu desek, odkud je nutné jejodstranit. Provádí se to v plazmě, ale přitom je třeba chránit lícní stranu desek dřívenaneseným pozitivním rezistem, který je posléze leptáním odstraněn. Je to obsahem operací50 a 51.V další části technologického procesu je vytvořena krycí izolační vrstva, kterápředevším izoluje hradla od metalizační vrstvy. Za tím účelem je provedeno mytí ke zlepšeníadheze izolační vrstvy, která je v této technologii vytvářena vysokoteplotní depozicí oxidu sminimální tloušťkou 800 nm (operace 53). Vzhledem k vysokým teplotám při depozici(950 °C) je současně při této operaci provedeno také rozdifundování a aktivováníimplantovaných kontaktních oblastí P + a N + . Následuje mytí a maskování 9. maskou, podlekteré jsou otevírány kontaktní otvory přes izolaci HTO na vysoce dotované kontaktní oblastiv Si. Používá se kombinovaného plazmatického a chemického leptání - operace 59, Obr.78.16. Operace 59 má alternativu X59, při které jsou po odstranění rezistu zaobleny hrany

146 FEKT Vysokého učení technického v Brněoxidu při žíhání na 1 000 °C v prostředí N 2 . Důvodem je možnost přerušování úzkýchmetalizačních propojek na nezaoblených hranách.Dále v technologickém procesu následuje metalizace, tj. vytvoření vodivých spojenímezi prvky navzájem i k vnějšímu napájení. Nejdříve je třeba tzv. oživit povrch křemíkupředdepozicí titanu a hliníku při kterém je odstraněn přirozený oxid, který se při expozici Sidesek v atmosféře s O 2 vždy vytvoří již po několika minutách. Oba kovy jsou deponoványnaprašováním v tloušťkách 100 nm (Ti) a 900 nm (Al). Vlastní propojení je realizováno 10.maskou, po které je odleptán hliník a titan (Obr. 78.17). Následuje slévání metalizačníchvrstev a kontrolní měření na zkušebních strukturách.Závěrečná fáze technologického procesu je v podstatě tvořena depozicí pasivační vrstvy(obvykle se používá VAPOX, ale zde je použit nitrid), funkčním prověřením obvodů(hrotovým testerem) a jejich tříděním. Po depozici je samozřejmě potřebné vymaskovat 11.maskou okna do ochranné nitridové vrstvy pro kontaktování čipu (tzv. pady). Následujeoperace řezání, kontaktování, pouzdření a zahořování, které již jsou běžnou součástí každéhovýrobního procesu IO.Každá operace předchozího výčtu má přesně definované podmínky, které jsou uvedenyv Tab. 5. Součástí předpisu v praxi (v továrně) musí rovněž být i zařízení, na kterém jeoperace prováděna, a musí být vymezeny tolerance parametrů charakteristických pro danouoperaci. U některých rozhodujících operací se vkládají do zpracovávaného oběžníku zvláštnítestovací desky, které slouží k mezioperační kontrole.Tab. 5:01Technologický postup výroby obvodu s technologií HCMOS IMP-ZOZaložení oběžníku (desky 1-25), 9203020304050606070809101112131415X1516OXI-0MP-UPSMO-GSIOXI-MSMASKIMMASKIAMIMP-JMP-1BHMP-1BOXD-JHMP-UCPMP-GS2OXI-KMP-GS3DEP-NIDEPHTOMP-CNNultá oxidace, 650 nm (1080/10´WET + HCL + 50´WET,1080--1040/30´02, 1040/30´02 + 20´N 2 )Sleptání nultého oxidu (7 : 1)Hradlové mytí (před depozicí oxidu)Maskovací oxidace (1040/100´02 + 1,6 % HCL + 5´N 2 ) (150 nm)1. maska (jáma, kontrola tloušťky rezistu 1,2 µm) desky č. 1-121. maska (jáma, kontrola tloušťky rezistu 1,2 µm) desky č. 13-24Implantace jámy (1.4E13/100 keV/B)Leptání 1. maskyOdstranění 1. masky (5´+ 5´, H 2 SO 4 + H 2 O 2 )Žíhání imp. jámy (1200/135´0,2 + 1200/280´N 2 ) (6,4 µm)Leptání oxidu po celé ploše (7 : 1)Hradlové mytí (SC1 + DA + SC2)Krycí oxidace (1040/40´02 + 1,6 % HCL + 20´N 2 ) (70 nm)Hradlové mytí (5´, H 2 SO 4 + H 2 O 2 )Depozice LPCVD nitridu (120 nm)Depozice oxidu HTO (400 nm)Čištění povrchu (scrubber + H 2 SO 4 + H 2 O 2 )

Návrh analogových integrovaných obvodů (BNAO) 14717X17181920212223242526272829303132333435363738394041424343X444546474849MASK2HMP-2BPL-NI1MSK1CHIMP-FJMP-10BMSK11HIMP-FSMP-11BMP-POOXI-LhPL-NI2OXI-RMP-AOMP-GS1OXI-HHMASK3HIMP-HHMP-3BMP-HC1DEP-SIMP-CSDEP-NHMP-PGDIF-NHMP-ASMASK4HPL-1HOX-SIMASK5HIMP-APPL-5HMASK6HIMP-ANPL-6H2. maska (aktivní oblasti)Leptání HTOPlazmatické leptání nitridu + odstranění rezistu10. maska (implantace do pole v jámě)Implantace UTNF (přes oxid; jáma - 6E13/55 keV/B)Odstranění 10. masky (5´+ 5´, H 2 SO 4 + H 2 O 2 )11. maska (implantace do pole na substrátu)Implantace UTPF (přes oxid; substrát - 5E11/120 keV/P)Odstranění 11. masky (5´+ 5´, H 2 SO 4 + H 2 O 2 )Odstranění oxidu v poli (7 : 1)Lokální oxidace (1080/104´WET + 15´N 2 ) (800 nm)Plazmatické leptání oxinitridu a nitriduRafinační oxidace (1100/40´02 + 20´N 2 ) (90 nm)Leptání rafinačního oxidu - LOCOS zůstává (7 : 1)Hradlové mytí (SC1 + SC2)Hradlová oxidace (1040/40´02 + 1,6 % HCL + 30´N 2 ) (70 nm)3. maska (implantace hradel, min. tloušťka rezistu 0,9 µm)Implantace hradel (přes oxid - 8.05E11/80 keV/B)Odstranění 3. maskyMytí před poly-Si (SC1 + SC2)Depozice poly-SI (600 nm)Čištění povrchu poly-Si (scrubber + H 2 SO 4 + H 2 O 2 )Predepozice P do poly-SiSleptání PSG na poly-Si (30´´)Rozdifundování P v poly-Si (1000/60´N 2 )Adhezní mytí (H 2 SO 4 + H 2 O 2 )4. maska (poly-Si)Plazmatické leptání poly-Si + odstranění rezistuOxidace poly-Si (1000 C/15´N 2 /38´02) 60 nm5. maska (implantace P + oblasti)Implantace P + (přes oxid - 3E15/40 keV/B)Plazmatické odstranění rezistu6. maska (implantace N + oblasti)Implantace N + (přes oxid - 2E15/80 keV/P)Plazmatické odstranění rezistu

148 FEKT Vysokého učení technického v Brně505152535455565859X5960616263X63646566X676869MASK-OPL-OMP-HC2DEP-OXMP-CO1--------------------MASK7HPL-7HZIDOXOZIVDETIALMASK8HMP-8HMP-TIMERZS1DEP-PNMASK9HPL-9HMERZS2MER-FUNanesení pozitivního rezistu (sušení při 90 °C)Plazmatické odstranění poly-Si ze zadní strany + odstranění rezistuMytí před HTO (SC1 + SC2)Depozice oxidu HTO (800 nm)Čištění povrchu HTO (scrubber + H 2 SO 4 + H 2 O 2 )7. maska (kontakty)Kombinované leptání 7. masky (Pershing + 7 : 1) + odstranění rezistuŽíhání HTO (1000/15´N 2 )Oživení povrchu (do 60´před depozicí Al)Depozice titanu a hliníku + slití (magentron, 100nm Ti, 900 nmAl, 400 °C/15´Ar)8. maska (hliník)Leptání 8. masky (hliník) + odstranění rezistu v dýmavé HNO 3Leptání titanu (NH 4 OH + H 2 O 2 , 1 : 3)Kontrolní měření zkušebních strukturDepozice pasivačního nitridu (500 nm)9. maska (kontaktní okna)Plazmatické leptání nitridu + odstranění rezistu v dýmavé HNO 3Měření zkušebních strukturMěření funkcePoznámky:SC= H O + NH OH + H O (80°C /10 )1 ′2 42 25 : 1 : 1( 11.12 )SC = H O + HCl + H O (80°22 2 2C6 : 1 : 1DA = HF + H2O (25°C/15′)1 : 50/150)( 11.13 )( 11.14 )

Návrh analogových integrovaných obvodů (BNAO) 149Tab. 6:Návrhová pravidla technologie HCMOS I (3 µm, P-jáma)Návrh masky wafer1. Aktivní oblast (AO)1.1 Minimální šířka A01.2 Minimální vzdálenost dvou AO P + P + (N +N + )1.3 Minimální vzdálenost dvou AO P + N +1.4 Přesah aktivní oblasti přes kontakt2. Polykrystalický křemík (PS)2.1 Minimální šířka PS2.2 Minimální vzdálenost PS2.3 Vzdálenost PS od hrany AO551125511255112,6 3 3(-0,3;+0)(-0;+0,4)3,4 3 30,5(-0;+0,3)(-0,4;+0)0,520,52.4 Přesah přes tranzistor3332.5 Přesah PS přes kontakt3. Kontakt3.1 Šířka kontaktu3.2 Vzdálenost kontaktu3.3 Vzdálenost kontaktu ke hradlu11 13 3 3(-0,5;+0)(+0,6)33 333 34. Hliník4.1 Minimální šířka hliníku4.2 Minimální vzdálenost hliníku4.3 Přesah hliníku přes kontakt5. Jáma4 4 44(3,5)5.1 Přesah jámy přes AO35.2 Vzdálenost jámy od AO typu P +6. Implantace pro nastavení U tp1(-0,5;+0)(+0,5)4(3,5)6.1 Přesah implantace U tp přes kanál 3 3 31113114(3,5)1311

150 FEKT Vysokého učení technického v Brně7. Implantace P + , N +7.1 Přesah implantace P + , N + přes AO 2,5 2,5 2,58. Implantace do pole jámy8.1 Maska jámy zvětšená o 3 µm +2 +2 +29. Implantace do pole substrátu9.1 Maska jámy zvětšená o 9 µm +6 +6 +610. Pad10.1 Minimální velikost padu10.2 Nitrid (Vapox) menší o10.3 Vzdálenost padu od aktivní oblasti10.4 Vzdálenost dvou padů110525100110525100110525100Poznámky:hodnota uvedená v závorce platí pouze pro úseky kratší než 7 µmSeznam masek v technologickém procesu:Název maskyČíslo na redukci1.2.3.4.5.6.7.8.9.10.11.JámaAktivní oblastiImplantace do pole jámyImp. do pole substrátuImplantace U tpPolykrystalický křemíkImplantace P +Implantace N +KontaktyHliníkNitrid (Vapox)1234567891011Elektrické parametry stabilizované technologie:Rozsah napájecích napětí:Statický odběr prouduPrahové napětí tranzistoru typu PPrahové napětí tranzistoru typu N0 až 6V5 nA/hradlo při 25 °C a při 5 V(-0,8 ± 0,3) V(+0,8 ± 0,3)V

Návrh analogových integrovaných obvodů (BNAO) 151Typické hodnoty ostatních parametrů uváděných v simulačním programu SIC prodanou technologii:N/NMOS2/ VP = 1,27 UO = 0,0454 CS = 1,82 OX = 0,07OU LD = 0,7 LA = 0,0313EU = 0,126 XJ = 0,6U MO = .302 AO = .992 KL = .0869 GL = .00681 VU = 0,0NY = 1.15 NS = .447 SO = 11.8 VC = .634P/PMOS1/ VP = -.905 UO = 0.0174 CS = 1.51 OX = 0.07OU LD = 0.7 LA =0.0967 EO = 0.138 XJ = 0.8OU MO = .313 AO = 1.04 KL = .0482 GL = .0546 DZ =.0 VU = 0 NY = .207 NS = -.213 SO = 8,7DN/NDIF/ CA = 3.78E-4 CP = 4.90E-11 FI = .83 GA = .455DP/PDIF/ CA= 1.66E-4 CP = 1.54E - 10 FI = .25 GA = .356