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DTTI – 03-05.1 Heu/Wa Name: Matr.-Nr.: Blatt 6 ------------------------------------------------ ------------------------- Aufgabe 4: Adresslogik zur Speicheransteuerung Entwickeln Sie die Adresslogik um an einen 20-Bit-Adressbus 256kByte-ROM (ab Adr. 0H), 2 mal 64kByte-RAM (zusammenhaängender Adressbereich ab 80000H anzuschießen. Erstellen Sie die Lösung A: für ein erweiterbares System (Speicher soll später hinzugefügt werden) und Lösung B: für ein Minimalsystem. Device Adressbereich 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ROM 00000H – RAM1 80000H – RAM2 a) Erweiterbare Lösung: -CSROM = -CSRAM1 = -CSRAM2 = b) Minimale Lösung: -CSROM = -CSRAM1 = -CSRAM2 = Unter welchen Adressen sind die Bausteine softwaremäßig anzusprechen (Spiegelung)?
DTTI – 03-05.1 Heu/Wa Name: Matr.-Nr.: Blatt 7 ------------------------------------------------ ------------------------- Aufg. 5 (20 Punkte) Bei schnellen digitalen Schaltungen sorgen Auf- und Entladeströme von parasitären Kapazitäten dafür, dass die logische Funktionalität erst verzögert durchgeführt wird. Durch die Verwendung von „Clock“-Signale eliminiert bzw. minimiert man diese Laufzeiteffekte. Die Gatter der im Folgenden untersuchten Schaltungen haben eine Verzögerungszeit von 10ns. D.h. 10ns nachdem sich die Eingangssignale (einschließlich dem Clock-Signal) geändert haben, erfolgt eine Umschaltung. Die Eingänge A und B sowie das Clock-Signal C und die Startwerte der Ausgänge P’ und P’’ bzw. der Ausgänge Q’ und Q’’ sind gegeben. Für die im Folgenden angegebene Digitalschaltungen soll das Schaltverhalten zunächst als nicht getaktete Schaltung dargestellt werden. A 1 P' B 1 Q' Die zweite Digitalschaltungen mit zusätzlichen Gattern zur Realisierung der getakteten Schaltung bei ansteigender „Clock“-Flanke ist im folgenden Bild dargestellt. A & 1 P" C B & 1 Q" a) Wie heißen diese Schaltungen? b) Tragen Sie das Schaltverhalten über der Zeit für P’ und Q’ im Falle einer asynchronen Schaltungsrealisierung ohne Clock-Signal ein. c) Tragen Sie das Schaltverhalten über der Zeit für P’’ und Q’’ im Falle einer synchronen Schaltungsrealisierung mit Clock-Signal C ein. d) Welche Clock-Frequenz hat die Schaltung? e) Welche maximale Frequenz kann an den Ausgängen P’’ und Q’’ auftreten?
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