ARM PrimeCell - ARM Information Center

プログラマモデル
3.2.7 LCDControl [16] (+ 0x1C)
LCDControl は 制 御 レジスタです。この 読 み 出 し / 書 き 込 みレジスタは、PrimeCell CLCDC
の 動 作 モードを 制 御 します。 表 3-9 は、LCDControl のビット 割 り 当 てを 示 しています。
表 3-9 LCDControl レジスタ
ビット 名 前
タイプ
説 明
31-17 - 読 み 出 し /
書 き 込 み
16 WATERMARK 読 み 出 し /
書 き 込 み
15 LDmaFIFOTME 読 み 出 し /
書 き 込 み
14 - 読 み 出 し /
書 き 込 み
13-12 LcdVComp 読 み 出 し /
書 き 込 み
11 LcdPwr 読 み 出 し /
書 き 込 み
10 BEPO 読 み 出 し /
書 き 込 み
9 BEBO 読 み 出 し /
書 き 込 み
予 約 。
LCD DMA FIFO ウォーターマークレベル:
0 = 2 つの DMA FIFO のうちのどちらかに 4 つ 以 上 の 空 き 記 憶 領 域 があ
る 場 合 に、HBUSREQM がドライブされます。
1 = 2 つの DMA FIFO のうちのどちらか 8 つ 以 上 の 空 き 記 憶 領 域 がある
場 合 に、HBUSREQM がドライブされます。
LCD DMA FIFO テストモードイネーブル:
0 = DMA FIFO へのユーザアクセス 不 可 。
1 = FIFO RAM テストのための DMA FIFO 読 み 出 し / 書 き 込 みアクセス。
(このレジスタのビット 0 によってLCD がディセーブルされている 場
合 にのみセットできます。)
予 約 。
以 下 の 時 点 で 割 り 込 みを 生 成 します。
00 = 垂 直 同 期 の 開 始 時
01 = バックポーチの 開 始 時
10 = アクティブビデオの 開 始 時
11 = フロントポーチの 開 始 時
LCD パワーイネーブル:
0 = 電 力 が LCD パネルにゲートされず、CLD[23:0] シグナルがディセー
ブル(LOW でホールド)されます。
1 = 電 力 が LCD パネルにゲートされ、CLD[23:0] シグナルがイネーブル
されます(アクティブ)。LCD 起 動 シーケンスについては、P. 1-5「LCD
パワーアップ / パワーダウンシーケンスのサポート」を 参 照 して 下 さい。
バイト 内 のビッグエンディアン 方 式 のピクセル 配 列 :
0 = バイト 内 のリトルエンディアン 配 列
1= バイト 内 のビッグエンディアンピクセル 配 列
BEPO ビットは、1 / 2 / 4 bpp ディスプレイモードにおけるリトルエン
ディアン / ビッグエンディアンピクセルパッキングを 選 択 し、8 bpp と
16 bpp のピクセル 形 式 には 作 用 しません。データ 形 式 については、P. 2-5
「ピクセルシリアライザ」を 参 照 して 下 さい。
ビッグエンディアンバイト 配 列 :
0 = リトルエンディアンバイト 配 列
1 = ビッグエンディアンバイト 配 列
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