ARM PrimeCell - ARM Information Center

ARM PrimeCell 

カラー LCD コントローラ(PL110) 

テクニカルリファレンスマニュアル 

ARM DDI0161DJ-00

カラー LCD コントローラ(PL110) 

テクニカルリファレンスマニュアル 

Copyright © ARM Limited 1999, 2000. All rights reserved. 

リリース情報 

改訂履歴 

日付 

発行 

改訂 

1999 年 8 月 A 初版 

1999 年 8 月 26 日 B 第 4 章を若干変更。付録 A、表 A-5 および A-6 を追加。 

1999 年 9 月 8 日 C 図 2-3 ~ 図 2-8 を追加。表 A-5 および A-6 を修正。 

2000 年 12 月 1 日 D 図 2-6、表 3-2、3-9、3-14、A-5 の誤りを修正。 

セクション 1.1.6 および図 1-1 を追加。 

著作権 

® 

またはのマークが付いている語またはロゴは、本著作権の記述の中で別途記されていない限り、 

ARM Limited の登録商標または商標です。本書に記載されている他の商標および名称は、それを 

所有する各社に属します。 

本書に記載されているその他全ての製品またはサービスは各社の商標です。 

本書に記載されている情報および製品の全部または一部について、著作権保有者の文書により事 

前の許可を得ない限り、転用あるいは複製することはできません。 

本書に記載されている製品は、今後も継続的に開発・改良の対象となります。本書に含まれる製 

品およびその利用方法についての情報は、ARM Limited が利用者の利益のためだけに提供するも 

のです。したがって当社では、製品の市販性または利用の適切性を含め、暗示的、明示的に関係 

なく、一切の責任を負いません。 

本書は、本製品の利用者をサポートすることだけを目的としています。本書に記載されている情 

報の使用、情報の誤りまたは省略、あるいは本製品の誤使用によって発生したいかなる損失また 

は損傷についても、ARM Limited は一切責任を負いません。 

守秘義務 

本書は誰でも閲覧することができます。したがって配布に関する規定はありません。 

本書作成時点における製品の状況 

本書に記載されている情報は最終情報 ( 完成品に関する情報 )です。 

ARM ホームページ 

http://www.arm.com 

謝辞 

ARM アーキテクチャ普及のために 2000 年に設立されました「日本語マニュアル委員会」は、 

沖電気工業株式会社様、セイコーエプソン株式会社様、松下電器産業株式会社様、ローム株式 

会社様にご参加いただきました。その成果として、56 冊、延べ 10,000 ページの ARM マニュア 

ルの翻訳が完了致しました。これまでのご協力に感謝致します。 

アーム株式会社 

ii Copyright © ARM Limited 1999, 2000. All rights reserved. ARM DDI0161DJ-00

序章 

本章では ARM PrimeCell カラー LCD コントローラ(PL110)およびその参考資料を紹 

介します。本章は以下のセクションから構成されています。 

• 本書について: 序章 -iv 

• 参考資料 : 序章 -vi 

• ご意見・ご質問 : 序章 -vii 

ARM DDI0161DJ-00 Copyright © ARM Limited 1999, 2000. All rights reserved. iii

本書について 

本書は ARM PrimeCell カラー LCD コントローラ(PL110)のテクニカルリファレンス 

マニュアルです。 

対象読者 

本書は、ARM 製品の使用経験に関係なく、すべてのハードウェア / ソフトウェアエン 

ジニアを対象に書かれています。 

構成 

本書は以下の章から構成されています。 

第 1 章 

第 2 章 

第 3 章 

第 4 章 

付録 A 

はじめに 

PrimeCell CLCDC およびその特徴を紹介します。 

機能概要 

PrimeCell CLCDC の主要機能ブロックについて説明します。 

プログラマモデル 

PrimeCell CLCDC レジスタおよびプログラミング情報について説明しま 

す。 

テストプログラマモデル 

機能検証および本番テスト用の PrimeCell CLCDC 内のロジックについて 

説明します。 

ARM PrimeCell カラー LCD コントローラ(PL110)シグナルの説明 

PrimeCell CLCDC シグナルについて詳しく説明します。 

iv Copyright © ARM Limited 1999, 2000. All rights reserved. ARM DDI0161DJ-00

表記規則 

本書では以下の表記規則を用いています。 

bold 

italic 

typewriter 

文中の ARM プロセッサシグナルの名前、メニュー名等のインタ 

フェース要素を太字で記載しています。また、必要に応じて記述 

リスト内の用語も太字で記載しています。 

重要用語、相互参照、引用箇所を斜体で記載しています。 

コマンド、ファイル名、ソースコード等、キーボードから入力可 

能なテキストを示しています。 

typewriter 

コマンドまたはオプションに使用できる略語を示しています。コ 

マンド名またはオプション名を全て入力する代わりに、下線部分 

の文字だけを入力してこれらを指定することができます。 

typewriter italic 

引数が特定の値に置き換えられるコマンドまたは関数への引数 

を示しています。 

typewriter bold 

サンプルコード以外で使用する言語キーワードを示しています。 

ARM DDI0161DJ-00 Copyright © ARM Limited 1999, 2000. All rights reserved. v

参考資料 

このセクションでは ARM Limited から発行されている本製品の関連資料を紹介します。 

ARM の出版物 

本書は、PrimeCell カラー LCD コントローラ(PL110)に関する情報を記載しています。 

その他の関連情報については以下の資料を参照して下さい。 

AMBA 仕様書 (Rev 2.0)(ARM IHI 0011) 

ARM PrimeCell CLCDC PL110 設計マニュアル(PL110 DDES 0000) 

ARM PrimeCell CLCDC PL110 インテグレーションマニュアル(PL110 INTM 0000) 

vi Copyright © ARM Limited 1999, 2000. All rights reserved. ARM DDI0161DJ-00

ご意見・ご質問 

ARM Limited では、ARM PrimeCell カラー LCD コントローラ(PL110)および本書に関 

するご意見等をお待ちしています。 

本書に関するご意見 

本書に関してのご意見がございましたら、電子メールに以下の情報をご記載の上、 

errata@arm.com までお寄せ下さい。 

• 資料名 

• 資料番号 

• ご意見のあるページ番号 

• ご意見の詳しい内容 

補足または向上すべき点についてのご提案もお待ちしています。 

ARM PrimeCell CLCDC(PL110)に関するご意見 

本製品に関してのご意見またはご質問等がございましたら、以下の情報をご用意の上、 

製品購入元にご連絡下さい。 

• 製品名 

• ご意見・ご質問の詳しい内容 

ARM DDI0161DJ-00 Copyright © ARM Limited 1999, 2000. All rights reserved. vii

viii Copyright © ARM Limited 1999, 2000. All rights reserved. ARM DDI0161DJ-00

目次 

ARM PrimeCell カラー LCD コントローラ 

(PL110)テクニカルリファレンスマニュアル 

序章 

本書について .................................................................................................................iv 

参考資料 ........................................................................................................................vi 

ご意見・ご質問 ............................................................................................................vii 

第 1 章 

第 2 章 

第 3 章 

第 4 章 

付録 A 

はじめに 

1.1 ARM PrimeCell カラー LCD コントローラ(PL110)について .................. 1-2 

機能概要 

2.1 ARM PrimeCell カラー LCD コントローラ(PL110)の概要 ...................... 2-2 

2.2 AMBA AHB インタフェース ........................................................................ 2-4 


3.1 プログラマモデル ........................................................................................ 3-2 

3.2 レジスタの説明 ............................................................................................3-4 

3.3 割り込み ..................................................................................................... 3-17 


4.1 スキャンテスト ............................................................................................4-2 

4.2 テストレジスタ ............................................................................................4-3 


A.1 AMBA AHB スレーブインタフェースシグナル ............................................A-2 

ARM DDI0161DJ-00 Copyright © ARM Limited 1999, 2000. All rights reserved. ix

A.2 AMBA AHB マスタインタフェースシグナル ............................................... A-4 

A.3 外部パッドインタフェースシグナル ........................................................... A-6 

A.4 オンチップシグナル .................................................................................... A-7 

A.5 LCD パネルシグナルの多重化 ..................................................................... A-9 

Index 

x Copyright © ARM Limited 1999, 2000. All rights reserved. ARM DDI0161DJ-00

第 1 章 

はじめに 

本章では、ARM PrimeCell カラー LCD コントローラ(PL110)について簡単に説明し 

ます。本章は以下のセクションから構成されています。 

• ARM PrimeCell カラー LCD コントローラ(PL110)について:P. 1-2 

ARM DDI0161DJ-00 Copyright © ARM Limited 1999, 2000. All rights reserved. 1-1

はじめに 

1.1 ARM PrimeCell カラー LCD コントローラ(PL110)について 

ARM PrimeCell カラー液晶表示コントローラ(CLCDC)は、アドバンストマイクロコ 

ントローラバスアーキテクチャ(AMBA)のマスタ / スレーブモジュールであり、アド 

バンストハイパフォーマンスバス(AHB)に接続します。PrimeCell CLCDC は、ARM 

が開発・テストを行い、使用ライセンスを供与する AMBA 準拠システムオンチップ 

(SoC)ペリフェラルです。 

PrimeCell CLCDC は再利用可能なソフト IP ブロックであり、主に ASIC 開発における 

製品化までの期間を短縮することを目的に開発されました。 

PrimeCell CLCDC は、様々なカラー / モノクロ LCD パネルと直接インタフェースを取 

るために必要な全ての制御シグナルを備えています。 

1.1.1 PrimeCell カラー LCD コントローラの特徴 

PrimeCell CLCDC には主に以下のような特徴があります。 

• SoC 実装への統合を容易にする AMBA 仕様 (Rev 2.0 以上 )への準拠。 

• 受信表示データをバッファリングするプログラム可能なデュアル 16 層 32 ビット 

FIFO。 

• 4 ビット /8 ビットインタフェースによるシングル / デュアルパネル、モノクロ超 

ねじれネマティック(STN)ディスプレイのサポート。 

• シングル / デュアルパネル、カラー / モノクロ STN ディスプレイのサポート。 

• 薄膜トランジスタ(TFT)カラーディスプレイのサポート。 

• 分解能を最高 1024 x 768 までプログラム可能。 

• 15 グレーレベルモノクロ、3375 カラー STN、32K カラー TFT のサポート 

• モノクロ STN:1、2、4 ビット / ピクセル(bpp)パレット表示。 

• カラー STN/TFT:1、2、4、8 bpp パレットカラー表示。 

• カラー STN/TFT:パレットなし、16 bpp True Color 表示。 

• カラー TFT:パレットなし、24 bpp True Color 表示。 

• 異なるディスプレイパネルごとのタイミングをプログラム可能。 

• 物理的に 128 x 32 ビット RAM として構成される 256 エントリ、16 ビットパレッ 

ト RAM。 

• フレーム、ライン、ピクセル用クロックシグナル。 

• STN 用 AC バイアスシグナル、TFT パネル用データイネーブルシグナル。 

• 独自のグレースケールアルゴリズム。 

• リトル / ビッグエンディアン、WinCE データ形式のサポート。 

1-2 Copyright © ARM Limited 1999, 2000. All rights reserved. ARM DDI0161DJ-00

はじめに 

1.1.2 プログラム可能なパラメータ 

以下はプログラム可能な主なパラメータです。 

• 水平フロント / バックポーチ 

• 水平同期パルス幅 

• 1 行当たりのピクセル数 

• 垂直フロント / バックポーチ 

• 垂直同期パルス幅 

• 1 パネル当たりの行数 

• 1 行当たりのパネルクロック数 

• シグナル極性 (HIGH アクティブまたは LOW アクティブ) 

• AC パネルバイアス 

• パネルクロック周波数 

• 1 ピクセル当たりのビット数 

• ディスプレイタイプ(STN モノクロ / カラー、または TFT) 

• STN 4 / 8 ビットのインタフェースモード 

• STN デュアル / シングルパネルモード 

• リトルエンディアン / ビッグエンディアン /WinCE モード 

• 割り込み生成イベント 

1.1.3 ターゲット市場 

PrimeCell CLCDC の主なターゲット市場は携帯機器分野です。以下に PrimeCell CLCDC 

の典型的な用途のいくつかを挙げます。 

• パーソナルデジタルアシスタント(PDA) 

• 超小型ノートブックコンピュータ 

• スマートフォン 

• ハンドヘルド、ポータブルカラーゲーム端末 

1.1.4 LCD パネル解像度 

PrimeCell CLCDC は、以下のような様々なパネル解像度をサポートするようにプログラ 

ムすることができます。 

• 320 x 200、320 x 240 

• 640 x 200、640 x 240、640 x 480 

• 800 x 600 

• 1024 x 768 


はじめに 

1.1.5 サポートされている LCD パネルのタイプ 

PrimeCell CLCDC は、以下のタイプの LCD パネルをサポートしています。 

• アクティブマトリクス TFTパネル( 最高 24 ビットのバスインタフェースを使用 )。 

• シングルパネルのモノクロ STN パネル(4 ビット /8 ビットバスインタフェース) 

• デュアルパネルのモノクロ STN パネル(4 ビット /8 ビットバスインタフェース) 

• シングルパネルのカラー STN パネル(8 ビットバスインタフェース) 

• デュアルパネルのカラー STN パネル(8 ビットバスインタフェース / パネル) 

1.1.6 サポートされている色数 

以下では、パネルタイプごとにサポートされている色数について説明します。 

• TFT パネル 

• カラー STN パネル 

• モノクロ STN パネル:P. 1-5 

TFT パネル 

TFT パネルは、以下のうちの 1 つまたは複数のカラーモードをサポートしています。 

• 1 bpp、パレット生成あり、使用可能な色から 2 色を選択。 




• 16 bpp、ダイレクト 5:5:5 RGB+1 bpp( 通常は使用しない)。このピクセルは変化 

しない出力であり、輝度ビットとして 6:6:6 TFT パネルの R/G/B コンポーネント 

の最下位ビット(LSB)に接続することができます。 

• 24 bpp、ダイレクト 8:8:8 RGB、1600 万色の使用が可能。 

各 16 ビットパレットエントリは、5 bpp(RGB)と汎用階調ビットで構成されています。 

フル 6 bpp 構成に比べ、この構成の方がメモリ利用率とパフォーマンスが向上します。 

階調ビットを使用し、3 つのカラーコンポーネント全てに同時に適用すると、使用可能 

な色数を 32K から 64K に 2 倍にすることができます。詳細については、付録 A「ARM 

PrimeCell カラー LCD コントローラ(PL110)シグナルの説明」を参照して下さい。 

カラー STN パネル 

カラー STN パネルは、以下のうちの 1 つまたは複数のカラーモードをサポートしてい 

ます。 

• 1 bpp、パレット生成あり、3375 色から 2 色を選択。 




はじめに 


• 16 bpp、ダイレクト 4:4:4 RGB+4 bpp( 通常は使用しない)。 

モノクロ STN パネル 

モノクロ STN パネルは、以下のうちの 1 つまたは複数のカラーモードをサポートして 

います。 

• 1 bpp、パレット生成あり、15 種類の中から 2 種類のグレースケールを選択。 



4 bpp を超えるモノクロパネルもプログラムすることが可能ですが、ディスプレイ上で 

サポートされるグレースケールが最高 15 種類までのため、それらのモードを使用して 

も意味はありません。 

1.1.7 LCD パワーアップ / パワーダウンシーケンスのサポート 

PrimeCell CLCDC(PL110)を使用した場合、以下のパワーアップシーケンスを実行す 

ることができます。 

1. Vdd を SoC(PrimeCell CLCDC PL110 ペリフェラルを実装したもの)とパネルディ 

スプレイドライバロジックに同時に供給します。シグナル CLLP、CLCP、CLFP、 

CLAC、CLD[23:0]、CLLE を LOW( 非アクティブ)でホールドします。 

2. Vdd が安定したら、LCDC 制御レジスタ内の LcdEn ビットに 1 を書き込みます。 

これにより、シグナル CLLP、CLCP、CLFP、CLAC、CLLE がそれぞれアク 

ティブ状態にイネーブルされますが、CLD[23:0] シグナルは LOW( 非アクティ 

ブ) 状態のままホールドされます。 

3. 上記 (2) のシグナルが安定したら、必要に応じ、コントラスト電圧 VEE(この電 

圧は PrimeCell CLCDC によって制御も供給もされません)を供給します。 

4. 必要に応じ、ソフトウェアタイマルーチンを使用して、パネルディスプレイに制 

御シグナルと電力を送る間の最小遅延時間をディスプレイごとに設定すること 

ができます。ソフトウェアタイマルーチンの終了時、LcdControl レジスタ内の 

LcdPwr ビットに 1 を書き込むことによってパネルに電力が供給され、一方で 

CLPOWER シグナルが HIGH にセットされ、CLD[23:0] シグナルがアクティブ 

状態にイネーブルされます。CLPOWER シグナルは、LCD パネルへの電力をゲー 

トする目的で使用します。 

パワーダウンシーケンスは上記 4 ステージの逆であり、その手順を厳密に守る必要が 

あります。パワーダウンでは、それぞれのレジスタビットに 0 を書き込みます。 

P. 1-6 図 1-1 は、パワーアップ / パワーダウンシーケンスを示しています。 


はじめに 

図 1-1 パワーアップ / パワーダウンシーケンス 


第 2 章 

機能概要 

本章では、ARM PrimeCell CLCDC(PL110)の主要機能ブロックについて説明します。 

本章は以下のセクションから構成されています。 

• ARM PrimeCell カラー LCD コントローラ(PL110)の概要 :P. 2-2 

• AMBA AHB インタフェース:P. 2-4 


機能概要 

2.1 ARM PrimeCell カラー LCD コントローラ(PL110)の概要 

PrimeCell CLCDC は、ピクセルコーディングされたデータを指定された形式およびタイ 

ミングに変換し、様々なシングル / デュアル、モノクロ / カラーLCD をドライブします。 

サポートされているディスプレイタイプは、受動型超ねじりネマティック(STN)LCD 

と能動型薄膜トランジスタ(TFT)LCD です。 

STN ディスプレイ 

STNディスプレイパネルはアルゴリズム的なピクセルパタンを使 

用して、モノクロ表示では擬似グレースケーリングを、カラー表 

示ではカラー生成を行います。 

TFT ディスプレイ TFT ディスプレイでは、各ピクセルのデジタルカラー値を表示 

データ入力に適用する必要があります。 

ピクセルコーディングされたデータパケットは、AMBA AHB インタフェースを介し、 

入力データフローバッファとして動作する個々にプログラム可能な 2 つの 32 ビット幅 

DMA FIFO に送られます。 

バッファに格納されたピクセルコーディングデータは、ピクセルシリアライザを介し 

てアンパックされます。 

LCD タイプおよびモードにより、アンパックされたデータは以下を表します。 

• True 表示される実際のグレー値またはカラー値。 

• 256 x 16 ビット幅パレット RAM 内のグレー値またはカラー値へのアドレス。 

STN ディスプレイの場合、アドレス指定されたパレット位置から取得される値、ある 

いは True 値のどちらかがグレースケーリングジェネレータに渡されます。ハードウェ 

アコーディングされたグレースケールアルゴリズムロジックは、プログラムされたフ 

レーム数の間にアドレス指定されたピクセルアクティビティに順番を付け、効果的な 

ディスプレイ表示を実現します。 

TFT ディスプレイの場合は、アドレス指定されたパレット値または True Color 値が、グ 

レースケーリングアルゴリズムロジックをバイパスし、出力ディスプレイドライバに 

直接渡されます。 

データフォーマット以外に、PrimeCell CLCDC は以下を含むプログラム可能なディスプ 

レイ制御シグナルセットをサポートしています。 

• LCD パネルパワーイネーブル 

• ピクセルクロック 

• 水平 / 垂直同期パルス 

• 表示バイアス 

PrimeCell CLCDC は、以下のそれぞれの割り込みを生成します。 

• 上位 / 下位パネル DMA FIFO アンダーフロー 

• ベースアドレス更新通知 

• 垂直比較 

• バスエラー 


機能概要 

その他、割り込みのいずれかがアクティブのときに生成される結合割り込みがあります。 

図 2-1 は、PrimeCell CLCDC の簡単なブロック図を示しています。 

図 2-1 PrimeCell CLCDC のブロック図 


機能概要 

2.2 AMBA AHB インタフェース 

AMBA AHB インタフェースは以下のブロックから構成されています。 

• AMBA AHB スレーブインタフェース 

• AMBA AHB マスタインタフェース 

2.2.1 AMBA AHB スレーブインタフェース 

AMBA AHB スレーブインタフェースは、PrimeCell CLCDC を AMBA AHB バスに接続 

し、CPU をレジスタおよびパレット RAM にアクセスさせます。AMBA AHB スレーブ 

インタフェースの詳細については、AMBA 仕様書 (Rev 2.0)を参照して下さい。 

以下は、PrimeCell CLCDC AMBA AHB スレーブインタフェースによってサポートされ 

る機能です。 

• 標準書き込み / 読み出し AMBA AHB アクセス 

• INCR4、INCR8 ならびに未定義長のワードバーストのみ。 

• OK 応答のみ。 

2.2.2 AMBA AHB マスタインタフェース 

AMBA AHB マスタインタフェースは、選択されたスレーブ(メモリ)からの表示デー 

タを PrimeCell CLCDC DMA FIFO に転送します。マスタインタフェースは AMBA AHB 

システムバスに、あるいは SDAM コントローラ等のメモリコントローラの AMBA AHB 

ポートに直接接続することができます。 

固有のAMBA AHBマスタインタフェースステートマシンは、以下の機能を実行します。 

• 新しいフレームを認識したときに、上位パネルのベースアドレスを AMBA AHB 

アドレスインクリメンタにロードする。 

• DMA FIFO の上位レベルと下位レベルの両方を監視し、上記のプログラムされた 

ウォーターマークまでデータを充填するために、HBUSREQM をアサートしてメ 

モリからの表示データを要求します。どちらかの FIFO に 4 つ以上の空きがあれ 

ば、HBUSREQM が再アサートされます(デュアルパネルモード)。 

• 固定長バースト中に 1KB 境界をチェックし、検出した場合はそのアドレスを適 

切に調整する。 

• 固定長バーストと未定義バーストのアドレスシーケンスを生成する。 

• メモリと DMA FIFO 間のハンドシェーキングを制御する。FIFO が同期化とシー 

ケンスの更新を終了していない場合は、ビジーサイクルを挿入します。 


機能概要 

• デュアルパネルモードの場合は、HBUSREQM シングル要求とそれに続いて 

HGRANTM をアサートする方法とは別の方法で、DMA FIFO を充填する。 

• アクティブバースト中にエラーが発生すると、CLCDMBEINTR 割り込みをアサー 

トする。 

• 失敗したアクセスを再開することにより、再試行コマンドに応答する。 

2.2.3 デュアル DMA FIFO および関連制御ロジック 

メモリからアクセスされるピクセルデータは、シングル / デュアルパネル LCD タイプ 

に適合するように個々に制御可能な 2 つの DMA FIFO にバッファリングされます。各 

FIFO は 16 ワード層 32 ビット幅であり、シングルパネルモードでは事実上 32 ワード層 

の FIFO を形成するようにカスケードすることができます。FIFO の入力ポートは AMBA 

AHB インタフェースに接続し、出力ポートはピクセルシリアライザをフィードします。 

AMBA AHB HCLK ドメインから CLCDCLK クロックドメインへのピクセルデータの 

転送には同期化ロジックが使用され、DMA FIFOは前者によってクロッキングされます。 

各 FIFO 内のウォーターマークレベルは、少なくとも 4 つの空きがあるときに各 FIFO 

がデータを要求するように設定されます。 

2 つの DMA FIFO が空のとき、そのどちらかを読み出そうとする試みが行われると、ア 

ンダーフロー条件が発生し、割り込みシグナルがアサートされます。 

2.2.4 ピクセルシリアライザ 

このブロックは、DMA FIFO の出力ポートから 32 ビット幅の LCD データを読み出し、 

現在の動作モードにより、24 / 16 / 8 / 4 / 2 / 1 BPP データを抽出します。PrimeCell CLCDC 

は、ビッグエンディアン、リトルエンディアンならびに WinCE データ形式をサポート 

しています。デュアルパネルモードでは、データが上位 DMA FIFO と下位 DMA FIFO 

から交互に読み出されます。動作モードにより、抽出されたデータはパレット RAM 内 

のカラー / グレースケール値を指すように使用されるか、あるいは True Color 値として 

LCD パネル入力に直接使用されます。 

P. 2-6 図 2-2 ~ P. 2-8 図 2-7 は、エンディアン構成と bpp の組み合わせによる各 DMA 

FIFO ワード内のデータ構造を示しています。サポートされている 3 つのデータ形式の 

それぞれにおいて、各パネルディスプレイピクセルに必要なデータは、このデータワー 

ドから抽出する必要があります。 

これらの図では以下の名称を使用しています。 

• リトルエンディアンバイト、リトルエンディアンピクセル(LBLP) 順序 

• ビッグエンディアンバイト、ビッグエンディアンピクセル(BBBP) 順序 

• リトルエンディアンバイト、ビッグエンディアンピクセル(LBBP) 順序 (WinCE 

形式 ) 


機能概要 

図 2-2 LBLP:DMA FIFO 出力ビット 31 ~ 16 

図 2-3 LBLP:DMA FIFO 出力ビット 15 ~ 0 


機能概要 

図 2-4 BBBP:DMA FIFO 出力ビット 31 ~ 16 

図 2-5 BBBP:DMA FIFO 出力ビット 15 ~ 0 


機能概要 

図 2-6 LBBP:DMA FIFO 出力ビット 31 ~ 16 

図 2-7 LBBP:DMA FIFO 出力ビット 15 ~ 0 


機能概要 

2.2.5 RAM パレット 

RAM ベースのパレットは、物理的には 128 x 32 ビットに構成される、256 x 16 ビット 

のデュアルポート RAM です。これにより、2 つのエントリを 1 ワード書き込みアクセ 

スからパレットに書き込むことができます。シリアル化されたピクセルデータの最下 

位ビットは、パレット RAM の上位半分または下位半分のどちらかを選択するために使 

用されます。どちらが選択されるかは、バイト配列モードによります。リトルエンディ 

アンモードでは、セットされている LSB が上位半分を選択しますが、ビッグエンディ 

アンモードではパレットの下位半分を選択します。WinCE のバイト配列はリトルエン 

ディアン方式のため、前者のケースが適用されます。 

ピクセルデータ値の書き込みおよび検証は、AMBA AHB スレーブインタフェースを介 

して行うことができます。サポートされている色数については、P. 1-4「サポートされ 

ている色数」を参照して下さい。 

パレット RAM は、各ポートごとに個々の制御およびアドレスを有するデュアルポート 

RAM です。ポート 1 は読み出し / 書き込みポートとして使用され、AMBA AHB スレー 

ブインタフェースに接続されます。パレットエントリの書き込みおよび検証は、この 

ポートから行うことができます。ポート 2 は読み出し専用ポートとして使用され、ア 

ンパッカとグレースケーラに接続されます。表 2-1 は、パレット内の各ワードのビット 

表現を示しています。 

表 2-1 パレットデータの記憶域 

ビット 

名前説明 

31 I 輝度 / 未使用 

30:26 B[4:0] 青パレットデータ 

25:20 G[4:0] 緑パレットデータ 

19:16 R[4:0] 赤パレットデータ 

15 I 輝度 / 未使用 

14:10 B[4:0] 青パレットデータ 

9:5 G[4:0] 緑パレットデータ 

4:0 R[4:0] 赤パレットデータ 

モノクロ STN モードでは、赤パレットフィールドビット(4:1)のみが使用されます。 

しかし、STN カラーモードでは、緑と青のビット [4:1] も使用されます。 

BGR データ形式をサポートするため、この赤と青のピクセルデータは制御レジスタ 

ビットを使用してスワップすることができます。 


機能概要 

16 / 24 bpp TFT モードではパレットがバイパスされ、ピクセルシリアライザの出力が 

TFT パネルデータとして使用されます。 

2.2.6 グレースケーラ 

独自のグレースケールアルゴリズムがモノクロ / カラーSTN パネルをドライブします。 

このアルゴリズムは、モノクロディスプレイ用の 15 種類のグレースケールを規定して 

います。STN カラーディスプレイの場合は、3 色のカラーコンポーネント( 赤、緑、青 ) 

が同時にグレースケール化され、その結果 3375(15 x 15 x 15) 色が使用可能になりま 

す。グレースケーラは、ある程度ディスプレイの特性に依存して、各 4 ビットのグレー 

値を数フレームにまたがったピクセル当たりのアクティビティシーケンスに変換し、 

グレースケールと色を表現します。 

2.2.7 上位 / 下位パネルフォーマッタ 

各フォーマッタは、3 つの 3 ビット( 赤、緑、青 ) 左シフトレジスタから構成されてい 

ます。グレースケーラからの赤、緑、青のピクセルデータビット値は、同時にそれぞ 

れのレジスタにシフトインされます。十分なデータが得られると、レジスタに格納さ 

れたデータを正しいビット位置に多重化し、LCD パネルの RGB データパタンを満たす 

ようにバイトが構成されます。このバイトは、8 カラーピクセルをストアできるだけの 

空間がある 3 バイトの FIFO に転送されます。 

2.2.8 パネルクロックジェネレータ 

パネルクロックジェネレータブロックの出力がパネルクロックです。パネルクロック 

は CLCDCLK のバージョンに細分されます。パネルクロックは、LCD パネルの bpp 

データレートに合わせ、CLCDCLK/2 ~ CLCDCLK/33 の範囲でプログラムすることが 

できます。 

2.2.9 タイミングコントローラ 

タイミングコントローラブロックの主な機能は、水平 / 垂直タイミングパネルシグナル 

を生成することです。このブロックは、パネルバイアス / イネーブルシグナルも生成し 

ます。これらのタイミングは、AMBA AHB スレーブインタフェースを介し、全てレジ 

スタでプログラムすることができます。 

2.2.10 割り込みの生成 

PrimeCell CLCDC は、個々にマスク可能な 4 つの割り込みと、1 つの結合割り込みを生 

成します。この 1 つの結合割り込みは、割り込みのいずれかがアサートされ、マスク 

解除されている場合にアサートされます。 


機能概要 

2.2.11 バスアーキテクチャ 

PrimeCell CLCDCにはマスタインタフェースが組み込まれており、メインシステムAHB 

バスに、あるいは SDRAM コントローラ等のメモリコントローラの AMBA AHB ポート 

に直接接続することができます。 

AMBA AHB マスタインタフェースに加え、デバイス内のレジスタをプログラミングす 

るための AMBA AHB スレーブインタフェースがあります。スレーブインタフェースと 

マスタインタフェースは、別々の AMBA AHB スレーブと AMBA AHB マスタです。つ 

まり、PrimeCell CLCDC は以下の 2 つのどちらかの方法で接続することができます。 

• マスタインタフェースとスレーブインタフェースが 1 つのマルチマスタ AMBA 

AHB バスインタフェースに接続するように構成する。 

• マスタインタフェースを AMBA AHB スレーブインタフェースによってメモリコ 

ントローラ(SDRAM コントローラ等 )に直接接続し、スレーブインタフェース 

を AMBA AHB バスに接続する。 

P. 2-11 図 2-8 および P. 2-12 図 2-9 は、これら 2 つの配置方法を示しています。 

AMBA AHB は、8 ビット~ 1024 ビットの広範囲のオンチップバスサイズをサポートし 

ています。PrimeCell CLCDC マスタ / スレーブインタフェースは、必ず 32 ビットデー 

タバスデバイスとして実装します。 

図 2-8 シングル AMBA AHB バスアーキテクチャ 


機能概要 

図 2-9 デュアルバス AMBA AHB アーキテクチャ 


第 3 章 


本章では、ARM PrimeCell カラー LCD コントローラ(PL110)のレジスタについて、な 

らびにマイクロコントローラのプログラミングに必要な情報について説明します。 

• プログラマモデル:P. 3-2 

• レジスタの説明 :P. 3-4 



3.1 プログラマモデル 

ARM PrimeCell CLCDC のベースアドレスは固定されていないため、実際のシステム実 

装において異なる場合があります。ただし、ベースアドレスからのレジスタオフセッ 

トは全て固定されています。 

以下のアドレスは予約されているため、通常動作において使用することはできません。 

• オフセット 0x030 ~ 0x1FC までの位置は、将来の拡張に備えて予約されています。 

• オフセット 0x400 ~ 0x7FF までの位置は、テスト用に予約されています。 

表 3-1 は、PrimeCell CLCDC レジスタの一覧を示しています。 

表 3-1 PrimeCell CLCDC レジスタ一覧 

アドレス 

タイプ幅リセット値 

名前 

説明 

CLCDC ベース 

+ 0x00 


+ 0x004 


+ 0x08 


+ 0x0C 


+ 0x010 


+ 0x14 


+ 0x18 


+ 0x1C 


+ 0x20 

読み出し / 

書き込み 


書き込み 


書き込み 


書き込み 


書き込み 


書き込み 


書き込み 


書き込み 


書き込み 

32 0x00000000 LCDTiming0 水平軸パネル制御 

32 0x00000000 LCDTiming1 垂直軸パネル制御 

27 0x0000000 LCDTiming2 クロック / シグナル極性制御 

17 0x00000 LCDTiming3 ライン終了制御 

32 0x0000000 LCDUPBASE 上位パネルフレームベースアド 

レス 

32 0x00000000 LCDLPBASE 下位パネルフレームベースアド 

レス 

5 0x00000000 LCDINTRENABLE 割り込みイネーブルマスク 

16 0x0000 LCDControl LCDパネルピクセルパラメータ 

5 0x00000000 LCDStatus 原割り込みステータス 


+ 0x024 


+ 0x28 

読み出し 5 0x00000000 LCDInterrupt 最終マスク割り込み 

読み出し 32 X LCDUPCURR LCD 上位パネルカレントアドレ 

ス値 



表 3-1 PrimeCell CLCDC レジスタ一覧 ( 続き) 

アドレス 

タイプ幅リセット値 

名前 

説明 


+ 0x2C 


+ 0x030 – 0x1FC 

読み出し 32 X LCDLPCURR LCD 下位パネルカレントアドレ 

ス値 

- - - - 予約 


+ 0x200 - 0x3FC 


書き込み 

32 - LCDPalette 256 x 16 ビットカラーパレット 



3.2 レジスタの説明 

このセクションでは、以下のレジスタについて説明します。 

• LCDTiming0 [32] (+ 0x00):P. 3-4 

• LCDTiming1 [32] (+ 0x04):P. 3-6 

• LCDTiming2 [27] (+ 0x08):P. 3-8 

• LCDTiming3 [17] (+ 0x0C):P. 3-10 

• LCDUPBASE [32] (+ 0x10) および LCDLPBASE [32] (+ 0x14):P. 3-10 

• LCDINTRENABLE [5] (+ 0x18):P. 3-11 

• LCDControl [16] (+ 0x1C):P. 3-12 

• LCDStatus [5] (+ 0x20):P. 3-14 

• LCDInterrupt [5] (+ 0x24):P. 3-14 

• LCDUPCURR [32] (+ 0x28) および LCDLPCURR [32] (+ 0x2C):P. 3-15 

• LCDPalette [32] (+ 0x0200 - 0x3FC):P. 3-15 

• 割り込み:P. 3-17 

各レジスタの説明において、その表題を以下の形式で記載しています。 

レジスタ名 [ ビット幅 ](ベースからのオフセット) 

3.2.1 LCDTiming0 [32] (+ 0x00) 

LCDTiming0 は、以下を制御する読み出し / 書き込みレジスタです。 

• 水平同期パルス幅 (HSW) 

• 水平フロントポーチ(HFP) 周期 

• 水平バックポーチ(HBP) 周期 

• 行当たりピクセル数 (PPL) 



ビット名前 

タイプ 

表 3-2 は、LCDTiming0 のビット割り当てを示しています。 

表 3-2 LCDTiming0 レジスタ 

説明 

31-24 HBP 読み出し / 

書き込み 

23-16 HFP 読み出し / 

書き込み 

15-8 HSW 読み出し / 

書き込み 

7-2 PPL 読み出し / 

書き込み 

1-0 - 読み出し / 

書き込み 

水平バックポーチは、CLLP の立下りエッジからアクティブデータの開始までの 

CLCP 周期数です。-1 の値をプログラムします。 

8 ビットの HBP フィールドは、各ラインまたはピクセル行の開始点で挿入され 

るピクセルクロック周期数の指定に使用されます。前の行のラインクロックがア 

サート解除された後、HBP 内の値を使用して、次の表示行を開始するまでのピ 

クセルクロック数がカウントされます。HBP は、1 ~ 256 ピクセルクロックサイ 

クルの遅延を生成することができます。 

水平フロントポーチは、アクティブデータの終わりから CLLP の立上りエッジ 

までの CLCP 周期数です。-1 の値をプログラムします。 

この 8 ビットの HFP フィールドは、LCD ラインクロックがパルスされる前に、 

各ラインまたはピクセル行の終わりにピクセルクロック間隔をセットします。完 

全なピクセル行が LCD ドライバに送信されると、HFP 内の値を使用して、ライ 

ンクロックをアサートするまでのピクセルクロック数がカウントされます。HFP 

は 1 ~ 256 ピクセルクロックサイクルの周期を生成することができます。 

水平同期パルス幅は、CLCP 周期内の CLLP シグナルの幅を意味します。-1 の 

値をプログラムします。 

この 8 ビットの HSW フィールドは、パッシブモードにおけるラインクロックの 

パルス幅、あるいはアクティブモードにおける水平同期パルスを指定します。 

行当たりのピクセル数を指定します。 

実際の行当たりピクセル数 = 16 * (PPL + 1)。 

PPL ビットフィールドは、画面の各ラインまたは行のピクセル数を指定します。 

PPL は、16 ~ 1024 PPL を表す 6 ビット値です。PPL は、HFP が適用される前に 

発生するピクセルクロック数のカウントに使用されます( 指定値 / 16 -1 の値をプ 

ログラムします)。 

予約 

水平タイミングの制約 

DMA は、水平表示行の開始点で新しいデータを要求します。DMA 転送とデータが LCD 

インタフェースの FIFO パスに伝達されるまでには、幾分かの時間がかかります。この 

データパスの遅延により、STN モードの水平ポーチ幅に使用可能な最小値には制約が 

課されます。この最小値は、HSW = 2、HBP = 2 です。 

シングルパネルモードの場合 : 

• HSW = 3 

• HBP = 5 



• HFP = 5 

• パネルクロック除数 (PCD)= 1(CLCDCLK/3) 

デュアルパネルモード: 

• HSW = 3 

• HBP = 5 

• HFP = 5 

• PCD = 5(CLCDCLK/7) 

ラインの開始点に十分な時間を設定しておくと( 例 :HSW = 6、HBP = 10)、PCD = 4 

( 最小値 )の場合でもデータが破損することはありません。 

3.2.2 LCDTiming1 [32] (+ 0x04) 

LCDTiming1 は、以下を制御する読み出し / 書き込みレジスタです。 

• 行当たりピクセル数 (LPP) 

• 垂直同期パルス幅 (VSW) 

• 垂直フロントポーチ(VFP) 周期 

• 垂直バックポーチ(VBP) 周期 



表 3-3 は、LCDTiming1 のビット割り当てを示しています。 



タイプ 

説明 

31-24 VBP 読み出し / 

書き込み 

23-16 VFP 読み出し / 

書き込み 

15-10 VSW 読み出し / 

書き込み 

9-0 LPP 読み出し / 

書き込み 

垂直バックポーチは、垂直同期周期後の、フレーム開始時における非アクティブ 

ラインの数を意味します。能動型ディスプレイでは 0 をプログラムしないと、鮮 

明度が低くなります。 

この 8 ビットの VBP フィールドは、各フレームの開始時に挿入されるラインク 

ロック数の指定に使用されます。VBP のカウントは、前のフレームの垂直同期 

シグナルがアクティブモードで否定された直後、あるいはパッシブモードで 

VSW ビットフィールドに指定された通りに余剰ラインクロックが挿入された直 

後に開始されます。この状況が発生すると、VBP 内のカウント値によって次の 

フレームの前に挿入されるクロック周期数がセットされます。VBP は 0 ~ 255 の 

余剰ラインクロックサイクルを生成します。 

垂直フロントポーチは、垂直同期周期の前のフレームの終わりにおける非楽ティ 

ブラインの数を意味します。能動型ディスプレイでは 0 をプログラムしないと、 

鮮明度が低くなります。 

この 8 ビットの VFP フィールドは、各フレームの終わりに挿入するラインクロッ 

ク数の指定に使用されます。完全なピクセルフレームが LCD ディスプレイに送 

信されると、VFP 内の値を使用して待機分のラインクロック周期数がカウントさ 

れます。 

そのカウントが経過すると、垂直同期 (CLFP)シグナルがアクティブモードで 

アサートされるか、あるいはパッシブモードで VSW ビットフィールドに指定さ 

れた通りに余剰ラインクロックが挿入されます。VFP は 0 ~ 255 のラインクロッ 

クサイクルを生成します。 

垂直同期パルス幅は、水平同期ライン数を意味します。能動型 STN LCD では小 

さな値 (0 をプログラムする等 )をセットする必要があります。必要なライン数 

から 1 を引いた値をプログラムします。値が大きくなるほど、STN LCD の鮮明 

度 (コントラスト)が低くなります。 

この 6 ビットの VSW フィールドは、垂直同期パルスのパルス幅の指定に使用さ 

れます。このレジスタには、VSync 内のラインクロック数から 1 を引いた値をプ 

ログラムします。 

パネル当たりの行数とは、1 画面当たりのアクティブライン数です。必要なライ 

ン数から 1 を引いた値をプログラムします。 

LPP フィールドは、制御されている LCD パネル上の総ライン数または総行数を 

指定します。LPP が保持する 10 ビットによって、1 ~ 1024 行を指定することが 

できます。このレジスタには、LCD パネル当たり行数 - 1 の値をプログラムし 

ます。デュアルパネルディスプレイの場合、このレジスタには上位パネルと下位 

パネルそれぞれの行数をプログラムします。 



3.2.3 LCDTiming2 [27] (+ 0x08) 

ビット 

名前 

タイプ 

説明 

31-27 - 読み出し / 予約。 

書き込み 

26 BCD 読み出し / 

書き込み 

25-16 CPL 読み出し / 

書き込み 

15 - 読み出し / 

書き込み 

14 IOE 読み出し / 

書き込み 

13 IPC 読み出し / 

書き込み 

12 IHS 読み出し / 

書き込み 

11 IVS 読み出し / 

書き込み 

LCDTiming2 は、CLCDC タイミングを制御する読み出し / 書き込みレジスタです。 


バイパスピクセルクロックディバイダ。 

このビットに 1 をセットすると、ピクセルクロックディバイダロジックがバイパ 

スされます。このビットは主に TFT ディスプレイに使用します。 

行当たりクロック数。 

このフィールドは、各行における LCD パネルへの実際の CLCP クロック数を指 

定します。この値は、PPL を 1(TFT)、4 または 8(モノクロ能動型 )、2 2 / 3 (カ 

ラー能動型 )で除算し、そこから 1 を引いた値です。LCD コントローラを正しく 

機能させるには、PPL に加え、このフィールドを正しくプログラムする必要があ 

ります。 

予約。 

逆出力イネーブル: 

0 = CLAC 出力が TFT モードで HIGH アクティブになります。 

1 = CLAC 出力が TFT モードで LOW アクティブになります。 

逆出力イネーブル(IOE)ビットは、TFT モードにおける出力イネーブルシグナ 

ルのアクティブ極性の選択に使用します。このモードでは、いつ有効表示データ 

が使用可能であるかを LCD パネルに通知するイネーブルとして CLAC ピンが使 

用されます。アクティブディスプレイモードでは、CLAC がアクティブ状態にあ 

るときに、プログラムされた CLCP のエッジでデータが LCD データラインにド 

ライブされます。 

逆パネルクロック: 

0 = CLCP 立上りエッジにおいて、データがLCDデータラインにドライブされます。 

1 = CLCP 立下りエッジにおいて、データがLCDデータラインにドライブされます。 

IPC ビットは、LCD データラインにピクセルデータをドライブするパネルクロッ 

クエッジの選択に使用します。 

逆水平同期 : 

0 = CLLP ピンが HIGH アクティブ、非 LOW アクティブになります。 

1 = CLLP ピンが LOW アクティブ、非 HIGH アクティブになります。 

逆 HSync(IHS)ビットは、CLLP シグナルの極性を反転させるために使用します。 

逆垂直同期 : 

0 = CLFP ピンが HIGH アクティブ、非 LOW アクティブになります。 

1 = CLFP ピンが LOW アクティブ、非 HIGH アクティブになります。 

逆 VSync(IVS)ビットは、CLFP シグナルの極性を反転させるために使用します。 



表 3-4 LCDTiming2 レジスタ( 続き) 

ビット 

名前 

タイプ 

説明 

10-6 ACB 読み出し / 

書き込み 

5 CLKSEL 読み出し / 

書き込み 

4-0 PCD 読み出し / 

書き込み 

AC バイアスピン周波数。 

AC バイアスピン周波数は STN ディスプレイにのみ適用できます。STN ディスプ 

レイでは、DC 電荷の蓄積による損傷を防ぐため、ピクセル電圧極性を定期的に 

反転させる必要があります。AC バイアスピン(CLAC)のトグル間におけるライ 

ンクロック数を指定するため、このフィールドには要求値 -1 の値をプログラムし 

ます。PrimeCell CLCDC が TFT モードで動作しており、CLAC ピンがデータイ 

ネーブルシグナルとして使用されている場合は、このフィールドの作用はありま 

せん。 

このビットは、外部 LCD クロックマルチプレクサの選択シグナルとして使用さ 

れる CLCDCLKSEL シグナルをドライブします。 

パネルクロック除数 a 。 

5 ビットの PCD フィールドは、CLCDCLK 周波数から LCD パネルクロック周波 

数 CLCP をドライブするために使用されます。 

CLCP = CLCDCLK/(PCD+2). 

4 ビットまたは 8 ビットのインタフェースを使用するモノクロ STN ディスプレイ 

の場合、このパネルクロックは実際の個々のピクセルクロックレートに作用する 

4 および 8 の因数となります。カラー STN ディスプレイでは、1 CLCP サイクル 

当たり 2 2 / 3 ピクセルが出力されるため、パネルクロックは 0.375 倍となります。 

TFT ディスプレイの場合、ピクセルクロックディバイダは LCDTiming2[26] BCD 

ビットをセットすることによってバイパスできます。 

a. データパスの遅延により、STN モードにおけるパネルクロックディバイダに使用可能な最小値には 

制約があります。 

シングルパネルカラーモード:PCD = 1(CLCP = CLCDCLK/3) 

デュアルパネルカラーモード:PCD = 4(CLCP = CLCDCLK/6) 

シングルパネルモノクロ 4 ビットインタフェースモード:PCD = 2(CLCP = CLCDCLK/4) 

デュアルパネルモノクロ 4 ビットインタフェースモード:PCD = 6(CLCP = CLCDCLK/8) 

シングルパネルモノクロ 8 ビットインタフェースモード:PCD = 6(CLCP = CLCDCLK/8) 

デュアルパネルモノクロ 8 ビットインタフェースモード:PCD = 14(CLCP = CLCDCLK/16) 



3.2.4 LCDTiming3 [17] (+ 0x0C) 

LCDTiming3 は、ライン終端シグナル CLLE のイネーブルを制御する読み出し / 書き込 

みレジスタです。このシグナルがイネーブルされると、4 CLCDCLK 周期の正パルス 

が、プログラム可能な遅延後、各ディスプレイラインの最終ピクセルからの LED で、 

CLLE に出力されます。ライン終端シグナルがディセーブルされている場合、このシ 

グナルは常に LOW でホールドされます。表 3-5 は、LCDTiming3 のビット割り当てを 

示しています。 


ビット 

名前 

タイプ 

説明 

31 - 17 - 読み出し / 

書き込み 

16 LEE 読み出し / 

書き込み 

15 - 7 - 読み出し / 

書き込み 

6 - 0 LED 読み出し / 

書き込み 

予約。 

LCD ライン終端イネーブル: 

0 = CLLE ディセーブル(LOW でホールド) 

1 = CLLE シグナルアクティブ 

予約。 

最後のパネルクロック(CLCP)の立上りエッジから 

のライン終端シグナル遅延。CLCDCLK クロック周 

期数 -1 の値をプログラムします。 

3.2.5 LCDUPBASE [32] (+ 0x10) および LCDLPBASE [32] (+ 0x14) 

LCDUPBASE と LCDLPBASE は、カラー LCD DMA ベースアドレスレジスタです。こ 

れらは、フレームバッファのベースアドレスのプログラムに使用する読み出し / 書き込 

みレジスタです。LCDUPBase は以下に使用します。 

• TFT ディスプレイ 

• シングルパネル STN ディスプレイ 

• デュアルパネル STN ディスプレイの上位パネル 

LCDLPBase は、デュアルパネル STN ディスプレイの下位パネルに使用します。 

プログラマは、PrimeCell CLCDC をイネーブルする前に、LCDUPBase(およびデュア 

ルパネルの LCDLPBase)を初期化する必要があります。 

オプションで、二重バッファビデオディスプレイを作成するために、この値を中間フ 

レームに変更することができます。これらのレジスタは、LCD 垂直同期ごとに対応す 

る現在のレジスタにコピーされます。このイベントにより、LNBU ビットとオプショ 

ンの割り込みが生成されます。この割り込みは、二重バッファビデオの生成時にベー 

スアドレスを再プログラムする目的で使用することができます。 

ビット [1:0] は読み出し時に 0 を戻します。 



表 3-6 および表 3-7 は、LCDUPBASE レジスタと LCDLPBASE レジスタのビット割り 

当てを示しています。 

表 3-6 LCDUPBASE レジスタ 

ビット 

名前 

タイプ 

説明 

31-2 LCDUPBASE 読み出し / 

書き込み 

1:0 - - 予約。 

LCD 上位パネルベースアドレス。このアド 

レスは、メモリ内の上位パネルフレーム 

データの開始アドレスであり、ワード境界 

で整列します。 

表 3-7 LCDLPBASE レジスタ 

ビット 

名前 

タイプ 

説明 

31-2 LCDLPBASE 読み出し / 

書き込み 

1:0 - - 予約。 

LCD 下位パネルベースアドレス。このアド 

レスは、メモリ内の下位パネルフレーム 

データの開始アドレスであり、ワード境界 

で整列します。 

3.2.6 LCDINTRENABLE [5] (+ 0x18) 

LCDINTRENABLE は、割り込みイネーブルレジスタです。このレジスタ内のビットを 

セットすると、対応する原割り込み LCDStatus ビットの値が LCDInterrupt レジスタに 

渡されます。表 3-8 は、LCDINTRENABLE のビット割り当てを示しています。 

表 3-8 LCDINTRENABLE レジスタ 

ビット 

名前 

タイプ 

説明 

4 MBERRINTRENB 読み出し / 

書き込み 

3 VCOMPINTRENB 読み出し / 

書き込み 

2 LNBUINTRENB 読み出し / 

書き込み 

1 FUFINTRENB 読み出し / 

書き込み 

AHB マスタエラー割り込みイネーブル。 

垂直比較割り込みイネーブル。 

次ベース更新割り込みイネーブル。 

FIFO アンダーフロー割り込みイネーブル。 

0 - - 予約。 



3.2.7 LCDControl [16] (+ 0x1C) 

LCDControl は制御レジスタです。この読み出し / 書き込みレジスタは、PrimeCell CLCDC 

の動作モードを制御します。表 3-9 は、LCDControl のビット割り当てを示しています。 

表 3-9 LCDControl レジスタ 


タイプ 

説明 

31-17 - 読み出し / 

書き込み 

16 WATERMARK 読み出し / 

書き込み 

15 LDmaFIFOTME 読み出し / 

書き込み 

14 - 読み出し / 

書き込み 

13-12 LcdVComp 読み出し / 

書き込み 

11 LcdPwr 読み出し / 

書き込み 

10 BEPO 読み出し / 

書き込み 

9 BEBO 読み出し / 

書き込み 

予約。 

LCD DMA FIFO ウォーターマークレベル: 

0 = 2 つの DMA FIFO のうちのどちらかに 4 つ以上の空き記憶領域があ 

る場合に、HBUSREQM がドライブされます。 

1 = 2 つの DMA FIFO のうちのどちらか 8 つ以上の空き記憶領域がある 

場合に、HBUSREQM がドライブされます。 

LCD DMA FIFO テストモードイネーブル: 

0 = DMA FIFO へのユーザアクセス不可。 

1 = FIFO RAM テストのための DMA FIFO 読み出し / 書き込みアクセス。 

(このレジスタのビット 0 によってLCD がディセーブルされている場 

合にのみセットできます。) 

予約。 

以下の時点で割り込みを生成します。 

00 = 垂直同期の開始時 

01 = バックポーチの開始時 

10 = アクティブビデオの開始時 

11 = フロントポーチの開始時 

LCD パワーイネーブル: 

0 = 電力が LCD パネルにゲートされず、CLD[23:0] シグナルがディセー 

ブル(LOW でホールド)されます。 

1 = 電力が LCD パネルにゲートされ、CLD[23:0] シグナルがイネーブル 

されます(アクティブ)。LCD 起動シーケンスについては、P. 1-5「LCD 

パワーアップ / パワーダウンシーケンスのサポート」を参照して下さい。 

バイト内のビッグエンディアン方式のピクセル配列 : 

0 = バイト内のリトルエンディアン配列 

1= バイト内のビッグエンディアンピクセル配列 

BEPO ビットは、1 / 2 / 4 bpp ディスプレイモードにおけるリトルエン 

ディアン / ビッグエンディアンピクセルパッキングを選択し、8 bpp と 

16 bpp のピクセル形式には作用しません。データ形式については、P. 2-5 

「ピクセルシリアライザ」を参照して下さい。 

ビッグエンディアンバイト配列 : 

0 = リトルエンディアンバイト配列 

1 = ビッグエンディアンバイト配列 



表 3-9 LCDControl レジスタ( 続き) 


タイプ 

8 BGR 読み出し / 

書き込み 

7 LcdDual 読み出し / 

書き込み 

6 LcdMono8 読み出し / 

書き込み 

5 LcdTFT 読み出し / 

書き込み 

4 LcdBW 読み出し / 

書き込み 

3-1 LcdBpp 読み出し / 

書き込み 

0 LcdEn 読み出し / 

書き込み 

説明 

BGR 形式選択の RGB: 

0 = RGB 通常出力 

1 = BGR 赤 / 青スワップ 

LCD インタフェースがデュアルパネル STN であることを示します。 

0 = シングルパネル LCD を使用。 

1 = デュアルパネル LCD を使用。 

モノクロ LCD が 8 ビットインタフェースを使用することを示します。 

このビットは、モノクロ STN LCD が 4 ビットまたは 8 ビットパラレル 

インタフェースのどちらを使用するかを制御します。他のモードでは意 

味がないため、0 をプログラムする必要があります。 

0 = モノクロ LCD が 4 ビットインタフェースを使用します。 

1 = モノクロ LCD が 8 ビットインタフェースを使用します。 

LCD が TFT であることを示します。 

0 = LCD が STN ディスプレイであり、グレースケーラを使用することを 

示します。 

1 = LCD が TFT であり、グレースケーラを使用しないことを示します。 

STN LCD がモノクロ( 白黒 )であることを示します。 

0 = STN LCD がカラーであることを示します。 

1 = STN LCD がモノクロであることを示します。 

TFT モードでは、このビットは意味をなしません。 

ピクセル当たりの LCD ビット数 : 

000 = 1 bpp 

001 = 2 bpp 

010 = 4 bpp 

011 = 8 bpp 

100 = 16 bpp 

101 = 24 bpp(TFT パネルのみ) 

110 = 逆 

111 = 逆 

LCD コントローライネーブル: 

0 = LCD シグナル CLLP、CLCP、CLFP、CLAC、CLLE がディセーブ 

ルされます(LOW でホールドされます)。 

1 = LCD シグナル CLLP、CLCP、CLFP、CLAC、CLLE がイネーブル 

されます(アクティブ)。 

LCD 起動シーケンスについては、P. 1-5「LCD パワーアップ / パワーダ 

ウンシーケンスのサポート」を参照 h して下さい。 



3.2.8 LCDStatus [5] (+ 0x20) 

LCDStatus は読み出し / 書き込みレジスタです。このレジスタを読み出すと、割り込み 

が設定されていれば割り込みを生成可能な 5 ビットを戻します。このレジスタへの書 

き込みでは、ビットに 1 を書き込むと、そのビットに対応する割り込みがクリアされ 

ます。0 を書き込んでも作用しません。表 3-10 は、LCDStatus のビット割り当てを示し 

ています。 

表 3-10 LCDStatus レジスタ 


タイプ 

説明 

4 MBERROR 読み出し 

/ クリア 

3 Vcomp 読み出し 

/ クリア 

2 LNBU 読み出し 

/ クリア 

1 FUF 読み出し 

/ クリア 

0 - - 予約。 

AMBA AHB マスタバスエラーステータス。AMBA AHB マスタが、スレーブ 

からのバスエラー応答を検出するとセットされます。 

垂直比較。LCDControl レジスタから選択された 4 つの垂直領域のいずれか 1 

つに到達すると、セットされます。 

LCD 次アドレスベース更新。モードに依存し、カレントベースアドレスレジ 

スタが次のアドレスレジスタによって正しく更新された場合にセットされま 

す。新しい次のアドレスは、二重バッファが使用されている場合にロードする 

ことができます。 

FIFO アンダーフロー。上位または下位どちらかの DMA FIFO が、アンダーフ 

ロー条件を発生させる空のときに読み出しアクセスされるとセットされます。 

3.2.9 LCDInterrupt [5] (+ 0x24) 

LCDInterrupt は読み出し専用レジスタです。このレジスタは、LCDStatus レジスタと 

LCDINTRENABLE レジスタのビットごとの論理 AND です。割り込みラインは各割り 

込みに対応します。全ての割り込みの論理 OR がシステム割り込みコントローラに与え 

られます。表 3-11 は、LCDInterrupt のビット割り当てを示しています。 

表 3-11 LCDInterrupt レジスタ 


タイプ 

説明 

4 MBERRORINTR 読み出し AHB マスタエラー割り込みステータスビット。 

3 VCOMPINTR 読み出し垂直比較割り込みステータスビット。 

2 LNBUINTR 読み出し LCD 次ベースアドレス更新割り込みステータス 

ビット。 

1 FUFINTR 読み出し FIFO アンダーフロー割り込みステータスビット。 

0 - - 予約。 



3.2.10 LCDUPCURR [32] (+ 0x28) および LCDLPCURR [32] (+ 0x2C) 

LCDUPCURR レジスタと LCDLPCURR レジスタは、読み出し時に上位および下位パネ 

ルデータ DMA アドレスの近似値を保持しています。これらのレジスタは常に変化し得 

るため、コアース遅延の 1 機構としてのみ使用することができます。 

表 3-12 および表 3-13 は、LCDUPCURR レジスタと LCDLPCURR レジスタのビット割 

り当てを示しています。 

表 3-12 LCDUPCURR レジスタ 

ビット 

名前 

タイプ 

説明 

32-0 LCDUPCURR 読み出し現在の上位パネルデータ DMA アドレスの近 

似値を保持します。 

表 3-13 LCDLPCURR レジスタ 

ビット 

名前 

タイプ 

説明 

32-0 LCDLPCURR 読み出し現在の下位パネルデータ DMA アドレスの近 

似値を保持します。 

3.2.11 LCDPalette [32] (+ 0x0200 - 0x3FC) 

LCDPalette レジスタは、1 ワードに付き 2 エントリを含む 128 位置として構成される 

256 エントリを保持します。 

TFT ディスプレイだけが全てのパレットエントリビットを使用します。 

各ワード位置は 2 パレットエントリを保持します。したがって、128 ワード位置がパ 

レットに使用されます。リトルエンディアンバイト配列で構成されている場合、ビッ 

ト [15:0] は下位番号のパレットエントリを、[31:16] は上位番号のパレットエントリを 

示します。ビッグエンディアンバイト配列で構成されている場合はこの逆で、ビット 

[31:16] が下位番号のパレットエントリを、ビット [15:0] が上位番号のエントリを示し 

ます。 



表 3-14 は、LCDPalette のビット割り当てを示しています。 

表 3-14 LCDPalette レジスタ 

ビット 

名前 

タイプ 

説明 

4:0 R[4:0] 読み出し / 

書き込み 

9:5 G[4:0] 読み出し / 

書き込み 

14:10 B[4:0] 読み出し / 

書き込み 

15 I 読み出し / 

書き込み 

20:16 R[4:0] 読み出し / 

書き込み 

25:21 G[4:0] 読み出し / 

書き込み 

30:26 B[4:0] 読み出し / 

書き込み 

31 I 読み出し / 

書き込み 

赤パレットデータ。 

STN ディスプレイの場合、4 つの MSB(ビット 4:1) 

だけが使用されます。モノクロディスプレイの場合 

は、赤パレットデータだけが使用されます。全てのパ 

レットレジスタに同じビットフィールドがあります。 

緑パレットデータ。 

青パレットデータ。 

輝度ビット。6:6:6 TFT ディスプレイへの R、G ならび 

に B 入力の LSB として使用し、色数を 64K に 2 倍に 

し、各色に 2 通りの輝度を設定することができます。 

赤パレットデータ。 

緑パレットデータ。 

青パレットデータ。 

輝度 / 未使用。 



3.3 割り込み 

PrimeCell CLCDC によって生成される割り込みには 5 種類あり、これらのうちの 4 つは 

個々にマスク可能な HIGH アクティブの割り込みです。 

• CLCDMBEINTR 

• CLCDVCOMPINTR 

• CLCDLNBUINTR:P. 3-18 

• CLCDFUFINTR:P. 3-18 

これらの出力は、1 つの結合割り込み CLCDINTR としても出力されます。 

4 つの個々にマスク可能な各割り込みは、LCDINTRENABLE レジスタ内のマスクビッ 

トを変更することによって、イネーブル / ディセーブルします。 

個々の割り込み出力の他に結合割り込み出力が与えられていることにより、グローバ 

ル割り込み処理ルーチン、あるいはモジュラデバイスドライバのどちらかに、割り込 

みを処理させることができます。 

各割り込みソースのステータスは、LCDStatus レジスタから読み出すことができます。 

3.3.1 CLCDMBEINTR 

このマスタバスエラー割り込みは、スレーブとのトランザクション中に、マスタイン 

タフェースによってエラー応答が受信されるとアサートされます。このようなエラー 

が検出されると、マスタインタフェースはエラー状態に入り、エラーのクリアが通知 

されるまで、その状態を維持します。対応する割り込み処理ルーチンの終了時に、 

LCDStatus レジスタ内の MBERROR ビットに 1 を書き込むことにより、マスタバスエ 

ラー割り込みをクリアすることができます。このアクションによって、マスタインタ 

フェースはそのエラー状態から開放され、フレーム状態を開始してデータ表示の新し 

いフレームを開始することができます。 

3.3.2 CLCDVCOMPINTR 

垂直比較割り込みは、LCD 制御レジスタ経由で選択された 4 つの垂直表示領域の 1 つ 

に到達すると、アサートされます。この割り込みは、以下の開始時に発生させること 

ができます。 

• 垂直同期化 

• バックポーチ 

• アクティブビデオ 

• フロントポーチ 

この割り込みは、LCDStatus レジスタ内の Vcomp ビットに 1 を書き込むことによって 

クリアできます。 



3.3.3 CLCDLNBUINTR 

LCD 次ベースアドレス更新割り込みは、LCDUPBASE または LCDLPBASE の値が、それ 

ぞれ LCDUPCURR インクリメンタまたは LCDLPCURR インクリメンタに転送されると 

アサートされます。これにより、必要に応じ、LCDUPBASE レジスタまたは LCDLPBASE 

レジスタを新しいフレームのベースアドレスで更新しても安全であることがシステム 

に通知されます。 

この割り込みは、LCDStatus レジスタ内の LNBU ビットに 1 を書き込むことによってク 

リアできます。 

3.3.4 CLCDFUFINTR 

FIFO アンダーフロー割り込みは、空の DMA FIFO から内部データが要求されるとアサー 

トされます。内部において、上位パネルおよび下位パネルごとの DMA FIFO アンダーフ 

ロー割り込みシグナルが生成され、CLCDFUFINTR がこれらの結合バージョンとして生 

成されます。 

この割り込みは、LCDStatus レジスタ内の FUF ビットに 1 を書き込むことによってク 

リアできます。 


第 4 章 


本章では、機能検証および本番テストを目的とした付加ロジックについて説明します。 

本章は以下のセクションから構成されています。 

• スキャンテスト:P. 4-2 

• テストレジスタ:P. 4-3 



4.1 スキャンテスト 

PrimeCell CLCDC は、以下が可能になるように設計されています。 

• スキャンテストセルの自動挿入 

• 自動テストパタン生成 (ATPG)の使用 

製造テストにはこの方法を推奨します。 

スキャンテスト中は、DMS FIFO をバイパスできるように、SCANMODE を HIGH でド 

ライブする必要があります。通常使用時の SCANMODE は LOW に固定する必要があ 

ります。 



4.2 テストレジスタ 

PrimeCell CLCDC テストレジスタは、表 4-1 が示すようにメモリマップされます。 

表 4-1 テストレジスタのメモリマップ 

アドレス 

タイプ幅リセット値名前 

説明 

CLCDBase + 0x400 

-0x7FC 


書き込み 

32 - LCDDMAFIFO AHB インタフェース経由で DMA 

FIFO へのアクセスを可能にします。 

DMAFIFO へのテストアクセスは、LCDDMAFIFO テストレジスタを介して行われます。 

テストモードを開始するには、LCDControl[0] の LCDEn ビットを 0 にクリアすること 

によって、PrimeCell CLCDC をディセーブルする必要があります。次に、LCDControl[15} 

LDmaFIFOTME ビットに 1 をセットします。これで、AHB インタフェース経由で FIFO 

の書き込み / 読み出しを行うことができます。 




付録 A 

ARM PrimeCell カラー LCD コントローラ 

(PL110)シグナルの説明 

本付録では、ARM PrimeCell カラー LCD コントローラ(PL110)とインタフェースす 

るシグナルについて説明します。本付録は以下のセクションから構成されています。 

• AMBA AHB スレーブインタフェースシグナル:P. A-2 

• AMBA AHB マスタインタフェースシグナル:P. A-4 

• 外部パッドインタフェースシグナル:P. A-6 

• オンチップシグナル:P. A-7 

• LCD パネルシグナルの多重化 :P. A-9 

ARM DDI0161DJ-00 Copyright © ARM Limited 1999, 2000. All rights reserved. A-1


A.1 AMBA AHB スレーブインタフェースシグナル 

以下の表は、ARM PrimeCell カラー LCD コントローラシグナルを一覧にまとめたもの 

です。 

表 A-1 は、AMBA AHB スレーブインタフェースシグナルの一覧を示しています。 

表 A-1 AMBA AHB スレーブインタフェースシグナル 

シグナル名 

タイプソース / 

デスティネーション 

説明 

HCLK 入力 AMBA AHB バスバスクロックシグナルです。 

このクロックは、全てのバス転送に 

使用されます。全てのシグナルタイ 

ミングは、HCLK の立上りエッジに 

同期します。 

HRESETn 入力 AMBA AHB バスバスリセットシグナルです。 

このバスリセットシグナルは、シス 

テムとバスのリセットに使用されま 

す。LOW アクティブシグナルです。 

HSELCLCD 入力デコーダデバイス選択シグナルです。 

HADDRS[10:2] 入力 AMBA AHB バスアドレスバスです。 

HTRANSS[1:0] 入力 AMBA AHB バス非シーケンシャル、シーケンシャル、 

アイドル、ビジーのうち、現在の転 

送のタイプを示します。 

HWRITES 入力 AMBA AHB バスこのシグナルが HIGH のときは書き 

込み転送を、LOW のときは読み出し 

転送を示します。 

HWDATAS[31:0] 入力 AMBA AHB バス書き込みデータバスシグナルです。 

HRDATAS[31:0] 出力 AMBA AHB バス読み出しデータバスシグナルです。 

A-2 Copyright © ARM Limited 1999, 2000. All rights reserved. ARM DDI0161DJ-00


表 A-1 AMBA AHB スレーブインタフェースシグナル( 続き) 


タイプソース / 

説明 


HREADYSin 入力 AMBA AHB バスこのシグナルが HIGH のときは、転 

送がそのバスで終了したことを示し 

ます。このシグナルを LOW でドラ 

イブし、転送を延長することができ 

ます。 

HREADYSout 出力 AMBA AHB バスこのシグナルが HIGH のときは、次 

の転送に対するスレーブの準備が完 

了していることを示します。このシ 

グナルを LOW でドライブし、転送を 

延長することができます。 

HRESPS[1:0] 出力 AMBA AHB バスこの転送応答シグナルは、転送のス 

テータスに関する付加情報を与えま 

す。OK 応答だけがサポートされてい 

ます。 



A.2 AMBA AHB マスタインタフェースシグナル 

表 A-2 は、AMBA AHB マスタインタフェースシグナルの一覧を示しています。 

表 A-2 AMBA AHB マスタインタフェースシグナル 


タイプ 

ソース / 


説明 

HADDRM[31:0] 出力 AMBA AHB バスアドレスバスシグナルです。 

HTRANSM[1:0] 出力 AMBA AHB バス非シーケンシャル、シーケンシャ 

ル、アイドル、ビジーのうち、現在 

の転送タイプを示します。 

HWRITEM 出力 AMBA AHB バスこのシグナルが HIGH のときは書き 

込み転送を、LOW のときは読み出 

し転送を示します。 

HSIZEM[2:0] 出力 AMBA AHB バス転送サイズを示します。ワードサイ 

ズアクセスだけがサポートされてい 

ます。 

HBURSTM[2:0] 出力 AMBA AHB バスその転送がバーストの一部である 

かどうかを示します。4 / 8 / 16 イン 

クリメントバーストがサポートさ 

れています。 

HRDATAM[31:0] 入力 AMBA AHB バス読み出しデータバスシグナルです。 

HREADYMin 入力 AMBA AHB バスこのシグナルが HIGH のときは、転 

送がそのバスで終了したことを示 

します。このシグナルを LOW でド 

ライブし、転送を延長することがで 

きます。 

HRESPM[1:0] 入力 AMBA AHB バスこの転送応答シグナルは、転送のス 

テータスに関する付加情報を与え 

ます。OK、エラー、再試行の 3 つの 

応答だけが完全サポートされてい 

ます。 

HPROT[3:0] 出力 AMBA AHB バスこの保護シグナルは、バスアクセス 

に関する付加情報を与えます。これ 

らのシグナルは、主に何らかの保護 

レベルを実装したいモジュールに 

使用します。 



表 A-2 AMBA AHB マスタインタフェースシグナル( 続き) 


タイプ 

ソース / 


説明 

HLOCK 出力アービタこのシグナルが HIGH のときは、マ 

スタがロックされたアクセスを要 

求していることを示します。 

HBUSREQM 出力アービタバス要求シグナルです。 

このシグナルが HIGH のときは、バ 

スマスタがそのバスを要求してい 

ることを示します。 

HGRANTM 入力アービタバス許可シグナルです。 

このシグナルは、そのバスマスタが 

現在優先度が最も高いマスタであ 

ることを示します。HREADYMin が 

HIGH のとき、アドレス / 制御シグ 

ナルの所有権は転送の終わりで変 

更され、このマスタは HREADYMin 

と HGRANTM の両方が HIGH の場 

合に、バスへのアクセス権を取得し 

ます。 



A.3 外部パッドインタフェースシグナル 

表 A-3 は、出力パッドインタフェースシグナルを示しています。 

表 A-3 外部パッドインタフェースシグナル 


タイプ 

ソース / デス 

ティネーション 

説明 

CLPOWER 出力 PAD LCDパネルパワーイネーブルシグナルです。 

CLLP 出力 PAD ライン同期パルス(STN)/ 水平同期パルス 

(TFT)シグナルです。 

CLCP 出力 PAD LCD パネルクロックです。 

CLFP 出力 PAD フレームパルス(STN)/ 垂直同期パルス 

(TFT)です。 

CLAC 出力 PAD STN AC バイアスドライブ出力または TFT 

データイネーブル出力です。 

CLD[23:0] 出力 PAD LCD パネルデータシグナルです。 

CLLE 出力 PAD ライン終端シグナルです。 



A.4 オンチップシグナル 

フリーランニング参照クロック CLCDCLK を使用する必要があります。デフォルトで、 

このクロックは HCLK と非同期とみなされます。 

リセット入力は、PrimeCell CLCDC 内の各クロックドメインごとに非同期でアサートさ 

れますが、同期で解除されます。これにより、クロックが存在しない場合でもロジッ 

クがリセットされ、起動時の静的電力消費問題を防止することができます。スキャン 

テストセルの挿入プロセスを簡素化するため、各クロックドメインには個々のリセッ 

トシグナルが割り当てられています。 

表 A-4は、AMBA AHBシグナルに加えて必要となるオンチップシグナルを示しています。 

表 A-4 オンチップシグナル 


タイプ 

ソース / 


説明 

CLCDCLK 入力クロックマルチ 

プレクサ 

nCLCDCLK 入力クロックマルチ 

プレクサ 

CLCDCLKSEL 出力クロックマルチ 

プレクサ 

CLCLKRESETn 入力リセットマルチ 

プレクサ 

CLCDMBEINTR 出力割り込み 

コントローラ 

PrimeCell CLCDC 参照クロック 

です。 


の反転です。 


選択シグナルです。このシグナ 

ルは、LCDTiming2 レジスタの 

ビット 5 によってドライブさ 

れ、参照クロックのソースとし 

て HCLK または CLCDCLK を 

選択します。 

CLCDCLK ドメインへの LOW 

アクティブ PrimeCell CLCDCリ 

セットシグナルです。リセット 

コントローラはHRESETnを使 

用して CLCLKRESETn を非同 

期でアサートする必要があり 

ますが、CLCDCLK と同期で解 

除する必要があります。 

HIGH アクティブの PrimeCell 

CLCDC マスタバスエラー割り 

込みシグナルです。 



表 A-4 オンチップシグナル( 続き) 


タイプ 

ソース / 


説明 

CLCDFUFINTR 出力割り込み 


CLCDLNBUINTR 出力割り込み 


CLCDVCOMPINTR 出力割り込み 


CLCDINTR 出力割り込み 



CLCDC FIFOアンダーフロー割 

り込みシグナルです。上位パネ 

ルまたは下位パネルの DMA 

FIFO のどちらかがアンダーフ 

ローすると、結合割り込みが生 

成されます。 


CLCDC 次ベースアドレス更新 

割り込みシグナルです。 


CLCDC 垂直領域比較割り込み 

シグナルです。 


CLCDC 割り込みシグナルです。 

個々にマスク可能な上記 4 つの 

割り込みの OR 関数として、1 

つの結合割り込みが生成され 

ます。 

SCANMODE 入力テストコントローラ PrimeCell CLCDC スキャンテス 

トホールド入力です。スキャン 

テスト中にDMA FIFOをバイパ 

スするには、このシグナルを 

HIGH でアサートする必要があ 

ります。 



A.5 LCD パネルシグナルの多重化 

CLLP、CLAC、CLFP、CLCP 、CLLE は汎用シグナルですが、CLD[23:0] バスには以 

下に対応する 8 つの動作モードがあります。 

• TFT 24 ビットインタフェース 

• TFT 18 ビットインタフェース 

• カラー STN シングルパネル 

• カラー STN デュアルパネル 

• 4 ビットモノクロ STN シングルパネル 

• 4 ビットモノクロ STN デュアルパネル 

• 8 ビットモノクロ STN シングルパネル 

• 8 ビットモノクロ STN デュアルパネル 

注 

CUSTN = カラー上位パネル STN、デュアル / シングルパネル 

CLSTN = カラー下位パネル STN、シングルパネル 

MUSTN = モノクロ上位パネル STN、デュアル / シングルパネル 

MLSTN = モノクロ下位パネル STN、シングルパネル 



表 A-5 は、上記の各動作モードにおいて、STN パネルへのピクセルデータの送信にど 

の CLD[23:0] ピンが使用されるかを示しています。 

表 A-5 LCD STN パネルシグナルの多重化 

外部ピン 

カラー 

STN 

シングル 

パネル 

カラー 

STN 

デュアル 

パネル 

4 ビット 

モノクロ STN 

シングル 

パネル 

4 ビット 


デュアル 

パネル 

8 ビット 


シングル 

パネル 

8 ビット 


デュアル 

パネル 

CLD[23] 予約予約予約予約予約予約 





CLD[18} 予約予約予約予約予約予約 



CLD[15] 予約 CLSTN[0] 予約予約予約 MLSTN[0] 




CLD[11] 予約 CLSTN[4] 予約 MLSTN[0] 予約 MLSTN[4] 




CLD[7] CUSTN[0] CUSTN[0] 予約予約 MUSTN[0] MUSTN[0] 




CLD[3] CUSTN[4] CUSTN[4] MUSTN[0] MUSTN[0] MUSTN[4] MUSTN[4] 



表 A-5 LCD STN パネルシグナルの多重化 ( 続き) 

外部ピン 

カラー 

STN 

シングル 

パネル 

カラー 

STN 

デュアル 

パネル 

4 ビット 


シングル 

パネル 

4 ビット 


デュアル 

パネル 

8 ビット 


シングル 

パネル 

8 ビット 


デュアル 

パネル 






表 A-6 は、上記の各動作モードにおいて、TFT パネルへのピクセルデータの送信にど 

の CLD[23:0] ピンが使用されるかを示しています。 

表 A-6 LCD TFT パネルシグナルの多重化 

外部ピン 

TFT 24 ビット TFT 18 ビット 

CLD[23] BLUE[7] 予約 





CLD[18} BLUE[2] 予約 

CLD[17] BLUE[1] BLUE[4] 

CLD[16] BLUE[0] BLUE[3] 

CLD[15] GREEN[7] BLUE[2] 



CLD[12] GREEN[4] 輝度ビット 

CLD[11] GREEN[3] GREEN[4] 




CLD[7] RED[7] GREEN[0] 

CLD[6] RED[6] 輝度ビット 

CLD[5] RED[5] RED[4] 





表 A-6 LCD TFT パネルシグナルの多重化 ( 続き) 

外部ピン 

TFT 24 ビット TFT 18 ビット 



CLD[0] RED[0] 輝度ビット 




Index 

The items in this index are listed in alphabetic order, with symbols and numerics appearing at the end. The references given 

are to page numbers. 

A 

AccLDmaFIFO 3-17 

AMBA AHB 

master interface signals A-4 

slave interface signals A-2 

B 

Bus architecture 2-11 

D 

Dual input FIFOs 2-5 

E 

External pad interface signals A-6 

G 

Gray scaler 2-10 

H 

Horizontal timing restrictions 3-5 

L 

LCD panel 

colors supported 1-4 

resolution 1-3 

types supported 1-4 

LCDContro 3-12 

LCDInterrupt 3-14 

LCDINTRENABLE 3-11 

LCDLPBASE 3-10 

LCDLPCURR 3-15 

LCDPalette 3-15 

LCDStatus 3-14 

LCDTiming0 3-4 




LCDUPBASE 3-10 

LCDUPCURR 3-15 

O 

Other interface signals A-7 

P 

Panel clock generator 2-10 

Pixel serializer 2-5 

PrimeCell CLCDC 

block diagram 2-3 

features 1-2 

overview 2-2 

parameters 1-3 

register summary 3-2 

Programmer’s model 3-2 

ARM DDI0161DJ-00 Copyright © ARM Limited 1999, 2000. All rights reserved. Index-i

Index 

R 

RAM palette 2-9 

Register descriptions 3-4 

S 

STN displays 2-2 

T 

TFT displays 2-2 

Timing controller 2-10 

Index-ii Copyright © ARM Limited 1999, 2000. All rights reserved. ARM DDI0161DJ-00

ARM PrimeCell - ARM Information Center

You also want an ePaper? Increase the reach of your titles

Delete template?

Save as template?