Teknik Mikroprosesor(1)

TEKNIK MIKROPROSESOR
Gambar 3.8. Op Code Fetch Instruksi
3.6. BACA – TULIS MEMORI (R/W)
Gambar 3.9 merupakan ilustrasi waktu siklus baca dan tulis memori, siklus ini
secara umum terdiri dari tiga periode clock kecuali state wait diminta oleh
memori melalui sinyal WAIT. Sinyal MREQ dan sinyal RD dalam
penggunaannya sama seperti dalam siklus fetch, pada saat siklus tulis
memori sinyal MREQ menjadi aktif ketika kondisi bus alamat stabil sehingga
dapat digunakan untuk membuka chip untuk memori dinamik. Jalur WR akan
aktif manakala data pada bus data stabil, sehingga dapat digunakan untuk
R/W pada berbagai tipe memori. Sinyal WR akan in-aktif satu setengah state
T sebelum pengalamatan dan isi bus data berubah, sehingga tumpang tindih
bisa terjadi untuk hampir semua tipe memori .
130