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42 L’apparato sperimentale Figura 2.21: Schema di funzionamento del DRS. digitizzato esternamente da un flash ADC a 12 bit ed inviato ad una memoria SRAM, come illustrato in figura 2.22. Il DRS utilizza una lettura in corrente (proporzionale al voltaggio nella cella di campionamento) che consente un buon rapporto segnale/rumore. Un segnale di “master clock” con un periodo di 51.44 ± 0.01 ns (con una precisione di 0.02%) viene inoltre inviato a tutti i chip per poter operare un’ulteriore calibrazione “offline” allo scopo di raggiungere la risoluzione temporale di 100 ps FWHM richiesta dall’esperimento MEG. Figura 2.22: Schema del flusso dei dati nel DRS. L’ADC di lettura è alloggiato insieme a 2 DRS2 chips su una singola scheda “Mezzanina”. La lettura di tutti e 20 i canali dei 2 chips richiede 512 µs, riducibile tramite soppressione degli zeri. Due schede “Mezzanine” sono connesse ad una scheda VME, con un numero effettivo di 32 canali per scheda VME. La scheda VME contiene le FPGA Virtex-II Pro che generano la sequenza di lettura e si occupano dell’immagazzinamento delle informazioni digitizzate. Il DRS2 presenta alcuni problemi legati al principio di funzionamento che sono stati risolti con l’impiego del DRS3, attualmente in produzione, che consentirà: 1. riduzione o eliminazione di instabilità dovute a variazioni della temperatura; 2. una velocità di lettura da 16 MHz a 33 MHz con riduzione del tempo morto; 3. la lettura della sola regione di interesse e non di tutte le celle;
2.5 L’elettronica di Front-End ed il sistema di acquisizione dati 43 4. la riduzione delle distorsioni presenti nella digitizzazione del segnale di master clock. Un ulteriore difetto del principio di funzionamento del DRS risiede nella creazione di impulsi fantasma (in inglese “ghost pulses”) dovuti ad una non corretta scarica dell’elemento capacitivo con una frequenza di ≈ 2%. Tale difetto non viene eliminato con il DRS3 ma con una nuova versione, il DRS4, attualmente in fase di progettazione e che sarà disponibile per settembre/ottobre 2008: in quest’ultima versione del chip è previsto infatti un reset delle celle capacitive prima della scrittura. 2.5.2 Il sistema di acquisizione Il sistema di acquisizione (in inglese “Data Acquisition System”, DAQ) dell’esperimento MEG durante il RUN 2007 ha utilizzato i chip DRS2 (ad eccezione dell’ultimo giorno di presa dati in cui sono stati utilizzati anche quattro chip DRS3) per la lettura dei 1000 canali dei fototubi ad una frequenza di 1.6 GHz e per la lettura di ≈ 2000 canali delle camere a deriva (catodi e anodi) ad una frequenza di 500 MHz. La dimensione dei dati è piuttosto elevata (∼ 9 Mb per evento) per cui è necessaria una riduzione online; un cluster di 10 cpu provvede all’analisi ed alla compressione delle forme d’onda riducendo il flusso dei dati al di sotto di 2 MB/sec a 100 Hz. Uno schema del sistema di acquisizione dati è mostrato in figura 2.23. Figura 2.23: Schema di funzionamento del sistema di acquisizione. Il sistema di acquisizione ha funzionato stabilmente ed in maniera soddisfacente durante tutto il RUN 2007. Gli aspetti di maggior interesse si possono così schematizzare: • il sistema di bus del trigger ha dimostrato di essere estremamente flessibile; • è stato possibile gestire contemporaneamente una frequenza di acquisizione eventi di 6 Hz per il trigger µ + → e + γ e 10 Hz di eventi di calibrazione; • la frequenza massima supportata è di 30 Hz, elevabile a 50 Hz con un aggiornamento del firmware e l’impiego del DRS4.
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