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설계 기술<br />

설계 기술<br />

설계 기술<br />

0.30<br />

120<br />

1천만 게이트를 초과하는 SoC의 개발에<br />

직면하여 해결하지 않으면 안되는 문제에는<br />

발열 해소, 설계 수법 그리고 고속화가<br />

초래하는 문제들이 있습니다. 이를 해결하기<br />

위해서는 프로세스 개발, EDA, 설계기술 등<br />

소프트웨어와 하드웨어에 걸친 전반적인 기술<br />

개발이 필요합니다.<br />

EDA(Electronic Design Automation)<br />

프로세스의 미세화로 수천 게이트를 초과하는 대규모<br />

있습니다.<br />

설계 효율을 높이려면 EDA를 이용하거나 이미<br />

개발되어 검증도 끝난 회로를 다시 이용하는 방법이<br />

사용되고 있습니다. 그러나, 수천만 게이트를 넘는<br />

SoC의 개발에서는 다음과 같은 고려가 필요합니다.<br />

• 톱다운 설계수법(상향식 설계가 아닌 설계 컨셉부터)<br />

• 하이 레벨 모델링 기술과 검증 능력<br />

• SoC 칩 아키텍처<br />

• IP 개발, 액세스, 집적화, 재이용<br />

• 소프트웨어 및 하드웨어의 동시 협조 설계<br />

• 이상의 것들을 지원하는 EDA<br />

또, 사용자, 반도체 메이커, 시스템 벤더, EDA 벤더<br />

[μm]<br />

0.25<br />

0.20<br />

0.15<br />

0.10<br />

0.05<br />

0.00<br />

1997 1999 2001 2003 2006 2009 2012<br />

[]<br />

프로세스 디자인 룰과 집적밀도의 추이<br />

SoC 개발의 흐름<br />

(하드웨어 및 소프트웨어 협조설계, 검증환경)<br />

프로세스 디자인 룰의 축소로 로직 LSI의 집적도는<br />

ASIC (Tr) <br />

<br />

100<br />

팽대해졌으며, 그 최적의 분할을 지원하는 협조<br />

설계환경 정비가 요구됩니다.<br />

또한, 시스템 전체의 검증에서 발견된 규격의 착오나<br />

80<br />

60<br />

40<br />

20<br />

0<br />

[M Tr/cm 2 ]<br />

SoC를 개발할 수 있게 되었습니다. 그러나 소비전력의<br />

등이 서로 협력하여 설계할 수 있는 환경도 요구됩니다.<br />

향상되었습니다. 하지만 집적할 수 있는 소자수는<br />

설계미스의 수정도 수정 재설계를 어디까지 되돌릴지<br />

증가, 설계의 난이도 상승(집적 가능한 소자 수와 설계<br />

증가했어도 실제 LSI의 설계 레벨은 각종 EDA의<br />

중대한 문제이며, 최악의 경우는 전체 시스템을<br />

생산성과의 갭 확대), 고속화의 대응 등 개발 상의<br />

문제가 있습니다.<br />

<br />

<br />

개발로 설계가 개선되었음에도 불구하고 그 수준에<br />

미치지 못하고 있는 것이 현황입니다.<br />

재설계해야 하는 경우도 있습니다.<br />

이러한 상황을 피하기 위하여 초고집적도 SoC의<br />

LSI의 소비전력은 전원 전압의 제곱에 비례합니다.<br />

소비전력 증가에 대응하려면 먼저 동작 전원전압을<br />

낮추고, 새로운 프로세스의 미세화가 필요합니다.<br />

그러기 위해서 프로세스 디자인 룰은 0.4, 0.25, 0.18,<br />

<br />

<br />

<br />

<br />

<br />

그 차이를 메우기 위해서는 기존의 설계 자산,<br />

즉 VSI(Virtual Socket Interface)가 표준화한<br />

IP(Intellectual Property)를 제공하는 시스템을<br />

이용해야 할 필요가 있습니다.<br />

개발에는 하드웨어의 시험제작 전에 시스템 전체를<br />

검증하는 하드웨어 및 소프트웨어 통합 검증 환경의<br />

정비 등을 포함하는 새로운 개발환경이 요구됩니다.<br />

0.13μm로 진행되며, 로직부의 동작 전원전압도 5V,<br />

3.3V, 2.5V, 1.8V, 1.0V로 저전압 동작화가 진행되고<br />

EDA <br />

<br />

각 반도체 메이커도 자사의 IP 정비나 유통기구의<br />

확립을 서두르고 있습니다.<br />

있습니다. 예를 들면, 컴퓨터 로직부의 전원전압은<br />

머지않아 1V 이하가 될 것으로 예상됩니다.<br />

협조 설계 환경<br />

또 마이크로프로세서가 임베디드 되는 대규모 SoC<br />

또, 소비전력은 각 트랜지스터의 스위칭 시에만<br />

설계에서는 지금까지 숙련된 엔지니어의 경험이나<br />

소비하고, 비동작 시는 "0"(리크는 제외)이 됩니다.<br />

육감에 의존해 왔던 하드웨어와 소프트웨어의<br />

따라서, 소비전력을 낮추려면 회로 동작에 필요<br />

분할이나 하드웨어의 시작품을 만들어서 검증하는 등의<br />

없는 트랜지스터에는 스위칭 동작을 시키지 않도록<br />

기존의 LSI 설계 수법으로는 대응하기 힘들어졌습니다.<br />

각종 게이트 회로를 삽입하는 방법, 부하에 적합한<br />

트랜지스터 사이즈(큰 트랜지스터는 전력 소비가<br />

CPU의 고기능화나 미들웨어의 개발정비에<br />

크다)를 선택하는 방법, 회로마다 동작 속도에 따라<br />

따라 지금까지 하드웨어로 실행해 왔던 기능도<br />

전원 전압을 공급하는 방법, 문턱치 전압을 동작에<br />

소프트웨어로 대응할 수 있는 경우가 증가하고, 필요한<br />

따라서 바꾸는 방법 등 여러 가지 방법이 고안되고<br />

기능을 실현하는 하드웨어와 소프트웨어 조합수는<br />

130<br />

131

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