Multiplicación Secuencial en Dispositivos Lógicos Programables

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3.47. SMSC modificado para el producto de las mantisas . . . . . . . . 87 3.48. Consumo de recursos del PFPM(SMSC), r = 8. . . . . . . . . . . 89 3.49. Consumo de recursos del PFPM(SMSC), r = 8. . . . . . . . . . . 91 4.1. Síntesis de un CLB del multiplicador SM. . . . . . . . . . . . . . . 95 4.2. Consumo de recursos lógicos del SM en Spartan. . . . . . . . . . . 96 4.3. Consumo de recursos lógicos del SM en Spartan. . . . . . . . . . . 97 4.4. Consumo de recursos lógicos: SM vs SMSR en Spartan. . . . . . . 102 4.5. Consumo de recursos lógicos: SM vs SMSR en Virtex. . . . . . . . 103 4.6. Consumo de recursos lógicos: SM vs SMSR en Virtex II. . . . . . 103 4.7. Velocidad de procesamiento: SM vs SMSR en Spartan. . . . . . . 104 4.8. Velocidad de procesamiento: SM vs SMSR en Virtex. . . . . . . . 104 4.9. Velocidad de procesamiento: SM vs SMSR en Virtex II. . . . . . . 105 4.10. Consumo de recursos lógicos de multiplicadores optimizados en velocidad en Spartan. . . . . . . . . . . . . . . . . . . . . . . . . . 106 4.11. Consumo de recursos lógicos de multiplicadores optimizados en velocidad en Virtex. . . . . . . . . . . . . . . . . . . . . . . . . . . 106 4.12. Consumo de recursos lógicos de multiplicadores optimizados en velocidad en Virtex II. . . . . . . . . . . . . . . . . . . . . . . . . 107 4.13. Velocidad de procesamiento de los multiplicadores optimizados en velocidad en Spartan. . . . . . . . . . . . . . . . . . . . . . . . . . 108 4.14. Velocidad de procesamiento de multiplicadores optimizados en velocidad en Virtex. . . . . . . . . . . . . . . . . . . . . . . . . . . . 108 4.15. Velocidad de procesamiento de multiplicadores optimizados en velocidad en Virtex II. . . . . . . . . . . . . . . . . . . . . . . . . . 109 4.16. Índice de performance de los multiplicadores en Spartan, 8 ≤ n ≤ 20.110 xiv
4.17. Índice de performance de los multiplicadores en Spartan, 20 ≤ n ≤ 32. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110 4.18. Índice de performance de los multiplicadores en Virtex, 8 ≤ n ≤ 20. 111 4.19. Índice de performance de los multiplicadores en Virtex, 20 ≤ n ≤ 32.112 4.20. Índice de performance de los multiplicadores en Virtex II, 8 ≤ n ≤ 20.113 4.21. Índice de performance de los multiplicadores en Virtex II, 20 ≤ n ≤ 32. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113 4.22. Índice de performance de los multiplicadores con redondeo a cero en Spartan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117 4.23. Índice de performance de los multiplicadores con redondeo a +∞ en Spartan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118 4.24. Índice de performance de los multiplicadores con redondeo a +∞ en Virtex. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118 4.25. Índice de performance de los multiplicadores con redondeo a +∞ en Virtex II. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 A.1. Diagrama en bloques de un CPLD . . . . . . . . . . . . . . . . . . 140 A.2. Distribución de bloques de una FPGA de Xilinx . . . . . . . . . . 141 A.3. Matriz de interconexión de una FPGA de Xilinx . . . . . . . . . . 143 A.4. Descripción de un LE de una FPGA FLEX10K de Altera . . . . . 144 A.5. Descripción de un CLB de una FPGA XC4000 de Xilinx . . . . . 145 A.6. Recursos lógicos de algunas FPGAs de Xilinx . . . . . . . . . . . 146 A.7. Lógica de acarreo dedicada de una FPGA XC4000 de Xilinx . . . 148 B.1. Esquema de formatos numéricos . . . . . . . . . . . . . . . . . . . 151 C.1. Esquema de motores de una sección del CLIC. . . . . . . . . . . . 161 xv
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Bibliografía [1] E. Boemo, E. Juá
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Floating Point Multipliers with Red
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X[n:0] Y[n:0] ADD 1 P n SHIFT Fig.
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5 Conclusions FPGA based stepper mo
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