Multiplicación Secuencial en Dispositivos Lógicos Programables

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Capítulo 1. Introducción 2 En cuanto a las FPGAs, éstas combinan la flexibilidad de un DSP con la velocidad y la densidad de componentes de un ASIC. Las FPGAs poseen una gran cantidad de recursos lógicos, un bajo costo de desarrollo ya que son fáciles de depurar y, fundamentalmente, permiten al diseñador corregir errores y actualizar el diseño. Estas ventajas convierten a las FPGAs en dispositivos apropiados como procesadores de señales o aceleradores de cálculo. 1.1. Estructuras de Multiplicadores Los multiplicadores se pueden clasificar según el modo en que ingresan los operandos [1] [2]. Si ambos operandos ingresan en forma serie se denominan serie/serie. La mayor ventaja de estos multiplicadores reside en el bajo núme- ro de entradas/salidas utilizadas y en la bajo consumo de recursos lógicos, sin embargo estos multiplicadores se encuentran limitados a aplicaciones de baja velocidad [3] [4] [5]. Si sólo uno de los operandos ingresa en forma serie, el multiplicador se denomina serie/paralelo [6]. Este tipo de multiplicadores presentan un consumo de recursos lógicos moderado y son ideales para aplicaciones de velocidad media donde los multiplicadores serie/serie son demasiado lentos. Si ambos operandos son ingresados en paralelo el tipo de multiplicador es denominado paralelo/paralelo. Estos últimos son los que se tratarán en esta tesis debido a su capacidad de procesar los datos a alta velocidad. Los multiplicadores también se pueden clasificar en función del algoritmo de cálculo en: suma y desplazamiento, por árbol o contadores. Los multiplicadores por suma y desplazamiento utilizan el método conocido comúnmente como lápiz y papel para calcular el producto. En algunos casos esta tarea se realiza constru- yendo una celda de procesamiento básica que se repite en un arreglo determinado.
Capítulo 1. Introducción 3 La diferencia de procesamiento de estos multiplicadores radica en el tipo de co- municación entre estas celdas, que puede ser local (solo existe comunicación entre celdas vecinas) o global (existe comunicación mas allá de la celda vecina). Con el objetivo de acelerar los productos parciales 1 C. Wallace [7] propuso originalmente una estructura de sumadores, conocida como Árbol de Wallace, donde el retardo de la suma es proporcional el logaritmo del número de sumandos. Otro modo de acelerar los productos parciales consiste en la utilización de contadores paralelos [8] para obtener la suma de los bits que forman las columnas de la matriz de productos parciales. Los multiplicadores que realizan el algoritmo de suma y desplazamiento en forma simultánea son denominados habitualmente multiplicadores paralelos. Es- tos multiplicadores realizan el producto rápidamente, pero son difíciles de realizar cuando un dispositivo posee una cantidad de recursos limitada. Este problema se acentúa, cuando el formato de los operandos esta expresado en punto flotante. Los multiplicadores en punto flotante utilizan típicamente multiplicadores paralelos para el producto de las mantisas [9] [10]. A medida que se incrementa la complejidad de la operación, el consumo de recursos lógicos utilizados aumenta notablemente y consecuentemente los costos de implementación. Un esquema de multiplicación de operandos en paralelo que utiliza una menor cantidad de recursos lógicos es el denominado Shift and Add [11] [12] o secuencial (SM). Esta reducción del consumo de recursos se realiza a costa de ejecutar tantas iteraciones como longitud de palabra posean los operandos [13] [14]. Esto repre- senta una seria desventaja debido al excesivo tiempo de cálculo y por esta razón han sido excluidos de las aplicaciones típicas. Por otro lado, si se puede mejorar el desempeño en velocidad sin incurrir en la cantidad de recursos que requiere un 1 En la multiplicación de dos números enteros de n bits se denomina producto parcial al producto un bit del multiplicador por el multiplicando.
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