Multiplicación Secuencial en Dispositivos Lógicos Programables

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TILO TOCP Y tpd Trd TSUM F/G inputs to X/Y outputs delay Operand inputs (F1, F2, G1, G4) to COUT delay Propagation delay Route delay CIN through function generator to X/Y output delay X, Y Operando Multiplicando y multiplicador respectivamente xi, yi Vmin Vmax Bit i del operando Multiplicando y Multiplicador respectivamente Velocidad mínima Velocidad máxima Vr(k) Velocidad de referencia para el paso k-esimo ∆t(k) Período de tiempo entre el paso actual y el próximo xxii
Capítulo 1 Introducción En el Procesamiento Digital de Señales (PDS) se recurre, como operación elemental, al producto de dos operandos y la posterior adición de un tercero, estructura conocida como MAC (Multiplicador/Acumulador). Los dispositivos de cálculo más empleados en el PDS son los DSPs (Digital Signal Processors). Si bien los DSPs son baratos y flexibles, poseen sólo una uni- dad MAC por lo que un proceso aritmético demanda la ejecución secuencial de las operaciones. Como consecuencia, una operación algorítmica consume un deter- minado tiempo de ejecución y, si fuera necesario utilizar un tiempo de ejecución menor, convendría adoptar hardware a medida, alternativa proporcionada por los ASICs (Application-Specific Integrated Circuit) y las FPGAs (Field Programma- ble Gate Array). Tanto los ASICs como las FPGAs posibilitan la utilización de varias MACs en paralelo, logrando de este modo una notable reducción del tiempo de procesamiento. Los ASICs admiten implementar sistemas complejos y resguar- dan la propiedad intelectual de los procesos debido a que no son copiables. Sin embargo implican un gran costo de fabricación por lo que no aceptan errores en su desarrollo y, consecuentemente, su utilización representa un gran riesgo de producción. 1
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