Multiplicación Secuencial en Dispositivos Lógicos Programables

Capítulo 2. Arquitecturas de Multiplicadores 12
Normalización
Si el producto de mantisas de la Ec. (2.7) resulta en el rango 2 ≤ p ≤ 4,
se debe realizar un desplazamiento de normalización a la derecha para restaurar
el producto al rango 1 ≤ pr ≤ 2, con el apropiado ajuste del exponente en una
unidad.
2.3. Adición
2.3.1. Semisumador
El Sumador Parcial (SP) también llamado Semisumador de un bit (Half Adder
- HA) adiciona dos operandos de un bit y genera como resultado un operando
de dos bits. El bit menos significativo es el bit suma, que surge de realizar la
operacion de OR-EXC s = a ⊕ b. El bit más significativo resulta de realizar la
operación AND, cout = ab. Este bit es llamado bit de acarreo de salida debido al
desborde de la adición.
La expresión aritmética de un sumador parcial se puede observar en las Ecs.
(2.8,2.9 y 2.9), a partir de las que se desprende el cálculo del bit s y el bit de
acarreo.
2 · cout + s = a + b (2.8)
s = (a + b) mod 2
cout = (a + b)div2 = 1
(a + b − s) (2.9)
2
En la Fig. 2.2 se puede observar el símbolo lógico y dos posibles implementa-
ciones del HA.