Multiplicación Secuencial en Dispositivos Lógicos Programables

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Capítulo 2. Arquitecturas de Multiplicadores 24 salida de acarreo a un sumador de una cadena posterior. El multiplicador Guild se caracteriza por una alta tasa de procesamiento, debido a la utilización de paralelismo y la posibilidad de implementación pipelines 1 . y 3 x 3 y 2 x 2 y 1 x 1 y 0 x 0 FA FA FA FA FA FA FA FA FA FA FA FA FA p7 p6 p5 p4 p3 p2 p1 p0 Figura 2.16: Multiplicador paralelo Guild. 1 Es una técnica de aceleración de procesos que se basa en la introducción latches o registros en una apropiada posición del arreglo para separar la operación en etapas. Una vez implementada, el sistema incrementa su velocidad de procesamiento como etapas posea. FA FA FA
Capítulo 2. Arquitecturas de Multiplicadores 25 2.4.5. Multipicador McCanny-McWhinter Otro esquema de multiplicación paralelo es el propuesto por J. McCanny y J. McWhinter [20], Figs. 2.17 y 2.18. En la Fig. 2.18 se puede observar que el multiplicador esta estructurado en cadenas de sumadores para cada bit del producto, las cuales se encuentran en dirección vertical. Cada sumador de la cadena recibe en forma diagonal un acarreo de entrada correspondiente a una suma de la cadena previa y envía su salida de acarreo a un sumador de una cadena posterior. Este multiplicador se caracteriza por presentar comunicación local entre las celdas básicas. b o a i c o FA s i s o Figura 2.17: PE de un multiplicador Mccanny - Mcwhinter. 2.5. Consumo de recursos lógicos 2.5.1. Operandos en Punto Fijo El consumo de recursos lógicos (CR) de los Multiplicadores Paralelos mencio- nados varía con el esquema utilizado. Una estimación de este consumo expresado en términos de celdas básicas se realizó para una FPGA de Xilinx. Si se considera que cada CLB (ver Sección A.4.1) posee dos funciones de 4 entradas, cada término de salida generado implica b i c i a o
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