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Flexible Embedded-Prozessor-Cores für PLDs
Neuer Freiheitsgrad für
Embedded-Designs
Von Altera sind jetzt unter der Produktbezeichnung
»Excalibur« Embedded-Prozessor-Cores für flexible
SOPC-Designs (System-On-a-Programmable-
Chip) verfügbar. Mit dem Zugriff auf führende
Prozessorarchitekturen durch Lizenzvereinbarungen
mit MIPS Technologies und ARM sowie der
Entwicklung des firmeneigenen RISC-basierenden
Embedded-Prozessors Nios stehen Lösungen für
die Systemintegration in programmierbaren Logikbausteinen
bereit. Damit können Entwickler die
engen Time-to-Market-Anforderungen bei geringerem
Risiko und Kosten im Vergleich zu Lösungen
mit ASICs, ASSPs und Standalone-Embedded-Prozessoren
erfüllen.
Der neue Design-Ansatz
kombiniert Programmierbarkeit
mit Logik, Speicher
und Embedded-Prozessoren
auf einem Chip. Für die
erfolgreiche Implementierung
eines kompletten Systems
in einen programmierbaren
Logikbaustein gibt es
dabei einige wesentliche Vorausetzungen:
hochdichte Siliziumprodukte
für die Integration
der Hauptfunktionen,
entsprechende Entwicklungs-
Tools, Unterstützung der
Wiederverwendbarkeit im
Design durch IPs mit DSP-,
PCI- oder Embedded-Prozes-
Bild 1. Excalibur vereinigt
programmierbare Logik,
Speicher und Embedded-
Prozessoren für Embedded-Systeme-Designs
auf
einem Chip
sor-Funktionalität sowie Partnerschaften
für die Bereitstellung
der Design-Infrastruktur.
Die jetzt angebotenen Lösungen
umfassen Embedded-
Prozessor-Architekturen,
Hardware- und Software-Code-Compiler,PLD-Entwicklungs-Tools
sowie Entwicklungs-Hardware.
Um System-Designs
auf Basis von
existierenden Prozessorarchitekturen
unterstützen zu können,
hat Altera den Einsatz
der Prozessorarchitekturen
von ARM und MIPS lizenziert.
Darüber hinaus wurde
bekanntgegeben, dass Altera
mit Motorola entsprechende
Verhandlungen über eine
mögliche Lizenzierung der
PowerPC-Architektur führt.
Diese Lizenzvereinbarungen
erlauben es, führende Prozessor-Cores
auf Transistorebene
zu implementieren und in
PLD-Architekturen von Altera
zu integrieren. Die Vereinbarungen
umfassen auch
alle notwendigen Peripherie-
Cores für eine komplette
SOPC-Lösung. Mit diesen
Hardware-Prozessor-Cores
läßt sich eine Performance
von etwa 200 MIPS realisie-
ren. Neben dem eigentlichen
Prozessor-Core sind die
PLDs auch für die Implementierung
von On-Chip-RAM,
Cache, externem Bus-Interface
und UART optimiert.
Sind diese On-Chip-Elemente
erstmal implementiert,
dann ist dort die entsprechend
Software ablauffähig und das
Interface zu externen Komponenten
vorhanden, noch
bevor der PLD-Core konfiguriert
wird. Dadurch wird der
Design-Zyklus wesentlich
verkürzt und vereinfacht, indem
Software für die Bausteine
noch vor der eigentlichen
PLD-Entwicklung geschrieben
werden kann.
Für eine breite Marktabdeckung,
wo die Kunden nach
einer programmierbaren Lösung
für die effiziente und
kosteneffektive Integration eines
flexiblen Embedded-Prozessors
suchen, wurde mit
Nios die erste Embedded-
Prozessorarchitektur für programmierbare
Logik entwickelt.
Nios ist ein RISC-basierender,
konfigurierbarer und
skalierbarer Soft-Core-Prozessor
mit 16-Bit-Befehlssatz
und 16-/32-Bit-Datenpfaden.
Implementiert in die APEX
20KE-Architektur kann der
Nios mit 50 MIPS arbeiten
und benötigt etwa 1000 Logikzellen
– das sind etwa zwölf
Prozent eines APEX EP20K-
200E oder zwei Prozent eines
APEX EP20 K1500E.
CHIP-DESIGN
Der Nios-Embedded-Prozessor
kann für eine Vielzahl
von Applikationen konfiguriert
werden. So kann ein 16-
Bit-Nios-Core zum Beispiel
ein kleines Programm aus
dem On-Chip-ROM (ESB,
Embedded-System-Block)
ausführen und so einen Sequenzer/Controllerrealisieren,
der eine in Hardware
realisierte State-Machine ersetzen
kann. Ein Nios-Kern
mit 32 Bit und entsprechendem
externen Flash- und
Hauptspeicher erreicht dagegen
eine vergleichbare
Leistung zu einem Standalone-Embedded-Prozessor,
bei größerer Flexibilität.
Bild 2. Je nach Applikation bietet die Softcore- oder
Hardcore-Implementierung von Embedded-Prozessoren
Vorteile
Wird eine noch höhere Leistungsfähigkeit
benötigt, dann
können mehrere Nios-Prozessoren
auf einem PLD implementiert
werden.
Über das Altera-Mega-
Wizard-Interface kann ein
Entwickler ein System bezüglich
Speicher und Peripheriefunktionen
einfach
konfigurieren. So können
beispielsweise unterschiedliche
Speicherbreiten- und
-tiefen sowie Peripherietypen
(UART, Timer, PIO,
SRAM- oder Flash-Interface)
ausgewählt werden. Darüber
hinaus kann der Nios
Prozessor-Core auf drei Wegen
erweitert werden:
■ Konventionelle »Memory-Mapped«-Peripheriefunktionen
können auf
Systeme 9/2000 Infos zu Anzeigen/Redaktions-Kennziffern via www.systeme-online.de/direkt
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