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CHIP-DESIGN Produkte
Entwicklungs-Tool
für Netzwerkprozessoren
Für die Vitesse-Baureihe der
Netzwerkprozessoren ist die
Entwicklungsumgebung Tera-
Power von Vitesse konzipiert.
Die Software umfasst die Simulationsumgebung
TeraPower-
Workbench sowie die TeraPower-Bibliothek
mit Software-
Funktionen und APIs. Mit den
zyklusgenauen Leistungsmodellen
der verwendeten Active-
Flow-Prozessoren steht eine
komplette Umgebung für die Code-Entwicklung
und -Analyse
zur Verfügung. Es werden Break-
Point-Fähigkeiten angeboten,
einschließlich einer unbegrenzten
Anzahl an Break-Positionen
und eines tiefgehenden Trace-
Buffers zur Analyse. Die Anwendungsprofilierung
erlaubt eine
schnelle Annäherung an den
optimalen Code. Die gesamte
Analyse erfolgt in Verbindung
mit dem Debugger auf Quellebene.
Die Workbench steht für die
Plattformen Windows 98 und
NT zur Verfügung und umfasst
eine intuitiv zu bedienende GUI-
CD mit umfangreicher
Design-Unterstützung
Future Electronics stellt die
neue Version 4.0 seiner IDF-
(lnteractive Design Focus-)CD-
ROM vor. Die kostenlos erhältliche
CD bietet Design-Unterstützung
für Entwickler mit neuesten
Produktinformationen und Spezifikationen.
Darüber hinaus beinhaltet
die CD umfangreiche
praxisgerechte Informationen
für OEMs und Bestücker, um
vom technischen Support und
den Dienstleistungen von Future
profitieren zu können. Insbesondere
die Möglichkeiten der interaktiven
Nutzung haben sich
schon bei den früheren Versionen
der CD bewährt. Die Anwendung
erfolgt bildschirmgeführt
mit einer einfachen und
schnellen Produktsuche, sowohl
nach Applikation als auch nach
Hersteller. Darüber hinaus sind
Links zu Hersteller-Websites,
Oberfläche. Auf alle auf dem
Chip befindlichen Ressourcen
für unterstützte Prozessoren
kann über benutzerseitig konfigurierbare
Fenster zugegriffen
werden. Die gleiche Benutzeroberfläche
steht auch für Software-Entwickler
zur Verfügung,
die Code auf dem Simulator
schreiben und für Hardware-Entwickler,
die mit dem Debugging
von Zielplattformen befasst sind.
Die Pflege und Erstellung von
Testdaten wird mit einem Pointand-Click-Formular
für die Entwicklung
von benutzerdefinierten
IP-Paketen vereinfacht. Die
Bibliothek enthält Quell-Code
für eine Vielzahl von allgemeinen
Switching-und Routing-
Tasks. APIs liefern eine gemeinsame
Schnittstelle für Protokollstapel
und Datenbankverwaltungsfunktionen.
(rk)
Vitesse
Tel.:
00 44/16 34 6711 67
Kennziffer 512
Applikationsschriften, Diagrammen,Bauelementebeschreibungen
und Datenblättern verfügar.
Über einen virtuellen Empfangsund
lnformationsbereich werden
die Besucher zu einem virtuellen
Graphical-User-Interface geführt,
das den Zugang zu dem
umfangreichen Menü mit Firmenprofil
der Niederlassungen
und Services unter besonderer
Berücksichtigung von Lagerhaltung,
Training und Liefermanagement
ermöglicht. Zu den angebotenen
Dienstleistungen zählen
Design-Management, Qualitätssicherung,
Design-Kits, das Future-TSM-Programm
sowie der
Zugriff auf technische Unterstützung.
(pa)
Future
Tel.: 089/95 72 70
Kennziffer 514
Waveform-Viewer
für analoge ICs
Das dritte Beta-Package für
den Waveform-Viewer Intuscope
5 hat Intusoft herausgebracht.
Die Software ist Bestandteil
des ICAP/4Windows
von Intusoft, das zur Simulation
analoger und Mixed-Signal-
Schaltungen dient. Intuscope 5
bietet folgende Möglichkeiten
auf: Waveform-Auswahl, -Manipulation,
-Skalierung, -Betrachtung
und mathematische
Berechnungen. Interaktive Fea-
70 Infos zu Anzeigen/Redaktions-Kennziffern via www.systeme-online.de/direkt
tures erlauben eine Kommunikation
mit dem Spice-Simulator
und dem SpiceNet-Schaltungserfassungsprogramm.Derzeitige
Anwender von ICAP können
sich die 8-Beta-Software-
Version vom Internet herunterladen.
(rk)
Intusoft
Tel.:
001/31 08 33 0710
Kennziffer 516
Design-Software reduziert den
Leistungsbedarf in FPGA-Designs
Actel stellt die Version R1-
2000 seiner Designer-Series-Software
vor. Sie enthält
Verbesserungen, mit denen sich
der Leistungsbedarf von SX-A-
FPGA-Designs ohne Beeinträchtigung
der Performance
um bis zu 35 Prozent reduzieren
lässt. Diese Version enthält darüber
hinaus ein neues in die
grafische Benutzeroberfläche
(GUI) eingebundenes Web-Portal-Interface
sowie verbesserte
Timing- und Editing-Tools zur
beschleunigten Entwicklung
von FPGA-Designs und zur
schnelleren Timing-Verifikation.
Außerdem beinhaltet sie
Support für neue Actel-FPGA-
Familien und -Gehäuse sowie
zahlreiche Performance-Verbesserungen.
Diese Funktionsmerkmale
vereinfachen und erleichtern
den Umgang mit der
Software und verkürzen darüber
hinaus das Design sowie das
Debugging.
Timer, die Static-Timing-Verification
und Analyse-Engine
von Designer Series, wurde mit
einem Back-annotierten Schematic-Viewer
verbessert, der
kritische Pfade im Design anzeigt.
Diese Engine ist flexibler
und benutzerfreundlicher als
bisherige Versionen und wurde
bei allen aufeinanderfolgenden
Versionen im Hinblick auf eine
noch größere Funktionalität
entwickelt. Es ist damit leichter
und schneller, die Ursachen von
Timing-Problemen in einem
Design zurückzuverfolgen und
das Timing-Closure abzuschließen.
Mit Hilfe von Pin-Edit, dem
verbesserten I/O-Pin-Attribute-
Editor, können Entwickler jetzt
I/O-Attribute für einzelne Signalpfade
spezifizieren. Neben
der Spezifikation von Charakteristika
wie etwa Slew-Rate, Power-up-State
und Spannungspegel
können individuelle Pin-
Kapazitäten spezifiziert und die
Leitungsabschlüsse angepasst
werden. Auf diese Art werden
störende Einflüsse auf den
Übertragungsleitungen, die häufig
in High-Speed-Designs vorhanden
sind, minimiert.
Die neue Version wurde ferner
um Support für 2,5-V-I/Os
und einen Hot-Swapping-Mode
für SX-A-Bausteine erweitert.
Zusätzlich wurde eine neue
Web-Portal-Software implementiert,
die das Download von
Software-Updates, Ratgebern,
Design-Tips und Applikationsschriften
aus dem Internet ermöglicht.
(pa)
Actel
Tel.: 0 81 65/9 58 40
Kennziffer 518
Systeme 9/2000