Parallele Algorithmen
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18 KAPITEL 3. TOPOLOGIEN<br />
3.1.2 Bus-basierte Verbindung<br />
Alle Prozessoren benutzen zum Speicherzugri einen gemeinsamen Datenweg, genannt<br />
Bus.<br />
Global memory<br />
Global Memory<br />
Bus<br />
Bus<br />
Cache<br />
Cache<br />
Cache<br />
Prozessor Prozessor Prozessor<br />
Prozessor Prozessor Prozessor<br />
(a)<br />
(b)<br />
Bild 3.2:<br />
Bus-basierte Architektur ohne (a)<br />
und mit (b) Cache.<br />
Der Bus kann allerdings zu einem Zeitpunkt nur eine begrenzte Menge von Daten zwischen<br />
Speicher und Prozessor transportieren, und somit steigt bei wachsender Prozessorzahl<br />
die Wartezeit fur einen erfolgreichen Speicherzugri. Daher spendiert man haug jedem<br />
Prozessor einen lokalen Cache. Allerdings entsteht dadurch das Cache-Koharenzproblem,<br />
da bei einem lokalen Update die existierenden Kopien berucksichtigt werden mussen.<br />
3.1.3 Multistage Verbindungsnetzwerk<br />
Crossbar-Switching-Netzwerke skalieren bzgl. der Leistung, aber nicht bzgl. der Kosten.<br />
Busbasierte Netzwerke skalieren bzgl. Kosten, aber nicht bzgl. der Leistung. Multistage-<br />
Verbindungsnetzwerke liegen zwischen diesen Extremen.
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