EPP 01.2024

Bild: imec
Die imec 3D-Verbindungstechnologie-Landschaft
Das Versprechen des Wafer-to-Wafer-Hybridbondens
Der Weg zum 400 nm Interconnect
Pitch ist frei
Die 3D-Integration ist eine entscheidende Technologie, um heterogene Multi-
Chip-Integrationslösungen zu realisieren. Damit reagiert die Industrie auf die
Nachfrage nach mehr Power, Performance, Fläche und Kostenvorteilen auf
Systemebene. 3D-Stacks werden auf verschiedenen Ebenen der elektronischen
Systemhierarchie eingeführt. Daher wurde eine Vielzahl von 3D-Verbindungstechnologien
entwickelt, die ein breites Spektrum von Verbindungsabständen
abdecken und verschiedenste Anwendungsanforderungen erfüllen.
Soon Aik Chew, Joeri De Vos, Eric Beyne, imec, Leuven (Belgien)
Bis vor kurzem war die Großserienfertigung
des Wafer-to-Wafer-Hybridbondens
hauptsächlich auf den Bereich
Stacked Imagesensoren auf signalverarbeitenden
Schaltungen beschränkt. In
jüngerer Zeit wird die Technik auch für
die Integration von CMOS-Peripherieschaltungen
auf 3D-NAND-Schichten
eingesetzt. Diese Anwendungen profitieren
von der Möglichkeit der Technologie, eine
Million Verbindungen pro mm 2 zu integrieren,
was durch einen engen Cu-Verbindungsabstand
von etwa 1 µm ermöglicht
wird. Ein weiterer Vorteil ist die Möglichkeit,
verschiedene Materialien und Funktionalitäten
sowie CMOS-Technologien unterschiedlicher
Generationen zu kombinieren.
Mit Hilfe der Systemtechnologie-Co-
Optimierung (STCO) wird die Partitionierung
von Schaltkreisen auf immer niedrigeren
Ebenen der Designhierarchie erfolgen.
Um das Potenzial des Wafer-to-Wafer-Hybrid-Bonding
dabei voll auszuschöpfen,
muss es den Forschern gelingen,
den Pitch der Verbindungen weit unter
1 µm zu skalieren.
Prozessablauf für das Wafer-to-Wafer
Hybrid-Bonden
Die heutigen Prozessabläufe für das
Hybrid-Bonden von Wafer zu Wafer beginnen
mit zwei vollständig prozessierten
300-mm-Wafern mit abgeschlossenem
Front-End-of-Line (FEOL) und Back-Endof-Line
(BEOL). Der erste Teil des Prozesses
ähnelt einem On-Chip BEOL Damascene-Prozess,
bei dem kleine Kavitäten in
das Bonding-Dielektrikum geätzt werden
– wofür überwiegend SiO2 verwendet
wird. Die Hohlräume werden mit Barrieremetall,
Seed und Cu gefüllt. Danach folgt
ein chemisch-mechanischer Polierschritt
(CMP), der für eine hohe Gleichmäßigkeit
über die Wafer hinweg optimiert ist, um
extrem plane dielektrische Oberflächen
zu erzeugen und gleichzeitig eine Vertiefung
von wenigen Nanometern für die
Cu-Pads zu erzielen. Nach der präzisen
Ausrichtung wird das eigentliche Bonden
der beiden Wafer bei Raumtemperatur
durchgeführt, indem die Wafer in der
Mitte des Wafers in Kontakt gebracht
werden. Die polierte Oberfläche der Wafer
führt zu einer starken Anziehungskraft
zwischen den Wafern, was zu einer Bondwelle
führt, die den Spalt zwischen den
Wafern von der Mitte zum Rand hin
schließt. Nach diesem Schritt des Bondens
bei Raumtemperatur werden die
Wafer bei höheren Temperaturen getempert,
um eine dauerhafte dielektrische
und Cu-zu-Cu-Bindung zu erzielen.
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