EPP 01.2024

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bei diesen 400 nm großen Leiterbahnabständen
die Überlappung kleiner als
100 nm sein muss, um eine ausreichende
Ausbeute in der Massenfertigung zu erzielen.
Daher stellt die Erfüllung der Anforderungen
zukünftiger 3D-SOC-Designs
hohe Anforderungen an die Overlay-Genauigkeit
von Wafer-Bonding-Anlagen
der nächsten Generation.
Bild: imec
Wafer-to-wafer Bonding mit einer Überlappung von weniger als 150 nm (wie auf der IEDM
2023 vorgestellt)
SiCN-Dielektrikum für erhöhte Bindungsstärke
und Skalierbarkeit:
Imec hat bereits früher SiCN als Dielektrikum
der Wahl für kleine Leiterbahnabstände
vorgeschlagen. SiCN-Oberflächen
weisen im Vergleich zu SiO2-Oberflächen
eine höhere Bindungsenergie auf, d. h. es
ist mehr Energie erforderlich, um die Bindung
zu brechen. Außerdem fungiert SiCN
als Diffusionsbarriere für Cu und eine Wafer-Passivierungsschicht,
die die Gasdiffusion
blockiert, was zu einer thermisch stabileren
Bindungsschnittstelle führt. Diese
Eigenschaften sind von zunehmender Bedeutung
bei der Skalierung der Hybridbond-Verbindungsabstände.
Messungen
auf der Grundlage der Nanoindentation –
einer immer häufiger angewandten Technik
zur Bewertung der Bindungsstärke –
bestätigten, dass die SiCN-SiCN-Bindungsstärke
die von SiO2-SiO2 deutlich
übertrifft. Die hohe Bindungsstärke kann
nach dem Tempern bei nur 250°C erreicht
werden und verschlechtert sich auch bei
höheren Temperaturen nicht.
400 nm Pitch Interconnects mit
sehr guter elektrischer Leistung
Die oben genannten Erkenntnisse wurden
genutzt, um einen fortschrittlichen
Wafer-zu-Wafer Cu/SiCN-Bonding-Prozess
durchzuführen. Das eigentliche Bonden
wurde mit einem handelsüblichen
hochwertigen Wafer Bonder durchgeführt,
der mit fortschrittlichen Ausrichtungsfunktionen
ausgestattet ist – ein
Werkzeug, das für den Erfolg des Prozesses
entscheidend ist. 300-mm-Wafer
wurden erfolgreich gebondet, wobei Cu-
Verbindungen mit einem noch nie dagewesenen
Pitch von nur 400 nm hergestellt
wurden. Die Ergebnisse zeigen eine erfolgreiche
Kontrolle der Cu/SiCN-Oberflächentopographie,
eine präzise Ausrichtung
(die zu einer Überlappung von weniger
als 150 nm führt) und eine günstige
elektrische Leistung (d. h. einen niedrigen
Einzelkontaktwiderstand).
Notwendige Überlappung
Zum ersten Mal untersuchte das Team
auch die Beziehung zwischen dem Bonding-Overlay
und der Zuverlässigkeit (d. h.
dielektrischer Durchschlag und Ausbeute).
Die Ergebnisse bestätigen, dass die dielektrische
Durchschlagsfestigkeit von
ungleich gestalteten Cu-Pads höher ist
als die von gleich gestalteten Pads bei
kleinen Interconnect-Abständen. Das
Team kam außerdem zu dem Schluss, dass
Fazit
Das Wafer-to-Wafer-Hybrid-Bonding
hat sich als vielversprechende 3D-Integrationstechnologie
erwiesen, die eine
zunehmende E/A-Dichte und effizientere
Verbindungen zwischen funktionalen
Dies ermöglicht. Um Anwendungen wie
Memory-on-Logic zu ermöglichen – bei
denen das Wafer-to-Wafer-Bonding nahe
am Front-End stattfindet – muss die
Skalierung der Cu-Verbindungssteigung
bis an ihre Grenzen getrieben werden.
Verbesserungen im Grid-Design, eine
verbesserte Kontrolle der Oberflächentopographie,
die Verwendung von SiCN als
Dielektrikum, ein grundlegendes Verständnis
der Bondmechanismen und eine
verbesserte Überlappungskontrolle sind
die wichtigsten Voraussetzungen für die
Realisierung von elektrisch funktionalen
und zuverlässigen Cu-Verbindungen mit
einem Pitch von 400 nm (und kleiner).
Diese Ergebnisse bilden die Grundlage
für die Entwicklung zukünftiger Waferto-Wafer-Bonding-Prozesse
mit noch
geringeren Abständen zwischen den Verbindungen.
www.imec-int.com/en
KURZ & BÜNDIG
Wafer-to-Wafer Hybrid
Bonding ist eine attraktive
3D-Integrationstechnologie
für das Stacken
mehrerer heterogener
Chips mit hoher
3D-Verbindungsdichte.
38 EPP » 01 | 2024