Test Cost

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SI/PI Simulation analysis target• Power Integrity 검증– Pogo 단에서 2.5v power 인가 후, DUT에서 signal transient 에 의한power ripple 관찰• Power plane 의 impedance resonance 확인– Ground Bounce 에 의한1.25v Vref. ripple 관찰• Signal Integrity 검증– Trace/via/pad/Rs 의 discontinued impedance 에 의한reflection 관찰• DDR 의 Electrical spec. 만족여부 확인• Undershoot/overshoot– Trace length 차이에 의한 skew 검증• CLK/DQS/DQ/DM 간의 timing margin확인• <strong>Test</strong> 장비에서 delay/skew 보정을 위한 정보 제공– Cross-talk 에의한distortion 확인– Signal driving 시 power 공급이 원활한지 check
SI/PI Simulation DDR write mode2.5V powerDQ#/DMDQS#•ASIC2 에서 출력된 신호가 slot 의 pogo에서 입력받는 파형을 추출한 결과•Site1/2 가 동시에 data write mode 로 동작시, 악조건으로 시뮬레이션한 결과임• Site1/2 사이 DQ# 및 DM 간 delay 는148ps 로양호CLK Diff. probingRs=22ohmVref. 1.25v1.25vDQ#/DM 간 delay 차 = 약 148psRs=15ohm margin 이 높음• Clk/ClkB 의 single ended probing 결과는2.5v power ripple 의 영향으로 좋지 않으나, differential probing 의 결과가 양호하기 때문에 동작상 문제없음.
Page 1 and 2: Test Cost 절감을 위한Test Item
Page 3 and 4: Outline• ASIC device test setup f
Page 5 and 6: Test cost reduction• Quality and
Page 7 and 8: 적용 device• ASIC1- 0.13um Digi
Page 9 and 10: Vector truncation (Maxwell 2006)•
Page 11 and 12: Multi-site test• ATE별로 device
Page 13 and 14: Test order (Butler & Saxena,2000)
Page 15 and 16: Wafer test vs package test• Packa
Page 17 and 18: Voltage stress test• Reliability
Page 19 and 20: Adaptive test flow (Madge et al., 2
Page 21 and 22: 설계에서의 test cost reduction
Page 23: SI/PI Simulation setup condition•
Page 27 and 28: Design for test• Test quality, te
Page 29 and 30: Scan stitching• Scan Test- Scan t
Page 31 and 32: Scan flow (stuck-at test)• Test S
Page 33 and 34: At-speed test• ATPG will target b
Page 35 and 36: ASIC2 fault summary (Probe test)O/S
Page 38 and 39: 적용 결과• ASIC1은 low cost

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