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CAL interage com os stream processors – nome dado aos processadores do
dispositivo que executam os kernels – como estes sendo uma matriz de processadores SIMD
(Single Instruction, Multiple Data), cada um operando independente e paralelamente sobre os
fluxos de dados.
3.3 INTEL LARRABEE
Larrabee é o codinome da arquitetura many-core apresentada pela empresa Intel,
baseada em uma versão estendida do conjunto de instruções x86, para computação gráfica e
de alto desempenho. Glaskowsky (2008) define a arquitetura como sendo basicamente um
modelo que utiliza múltiplos núcleos x86, como os de uma CPU, para implementar um
processador gráfico.
A principal motivação por trás deste conceito é prover uma solução mais flexível que
as GPUs existentes. Para Seiler et al. (2008), a programabilidade de GPUs para computações
de propósito geral é restrita devido a limitações no modelo de memória e pelos blocos de
funções fixas que controlam as threads executando paralelamente.
Deste modo, esta flexibilidade, conforme Seiler et al. (2008), é alcançada na
arquitetura Larrabee por meio de suporte a sub-rotinas e page faults (faltas de página), além
do fato de que algumas operações que tradicionalmente são realizadas pelas GPUs são
executadas inteiramente em software com Larrabee, como rasterização de imagens e postshader
blending. Glaskowsky (2008), entretanto, não vê este fato como sendo um ponto a
favor da arquitetura, afirmando que uma solução baseada em software certamente consumirá
mais recursos computacionais.
Seiler et al. (2008) ainda definem a arquitetura como sendo derivada dos
processadores Pentium, com seus processadores executando em ordem. Os núcleos de
processamento foram aumentados com unidades de processamento vetorial. Cada núcleo
possui apenas duas unidades de execução: uma para instruções escalares e outra para
vetoriais. Em comparação com CPUs quad-core, com mais de seis unidades de execução, esta
é uma redução significativa de complexidade, o que torna a arquitetura adequada para
processamento linear e com código previsível (GLASKOWSKY, 2008). Além disso, cada
núcleo acessa subconjuntos próprios de 256kB de cache de nível L2 coerente. A cache L1