Tutorial als PDF - CES

1.1.1 Schaltplan
Für den grafischen Entwurf wird der Schematic Editor von Xilinx benutzt.
Dieser Editor erlaubt es hierachisch strukturierte, vernetzte Schaltungen zu
entwerfen und daraus VHDL-Beschreibungen zu generieren.
1.1.2 Simulation
Zur Simulation von VHDL und anderen Beschreibungssparchen wird der
ISE-Simulator verwendet. Zusätzlich zur Verhaltens- oder Sturkturbeschreibung
können Dateien im ”Standard-Delay-Format” hinzugezogen werden, die Informationen
über die Verzögerungszeiten der Gatter beinhalten.
1.1.3 Synthese
Eine der Hauptaufgaben des Xilinx ISE ist die Erzeugung einer FPGA-
Implementierung aus einer VHDL-Beschreibung. Die Transformation besteht
aus mehreren Schritten, die innerhalb des Xilinx-Werkzeuges ausgeführt
werden:
Analyse Syntaktische und semantische Analyse des VHDL-Quelltextes.
Synthese Übersetzung der (algorithmischen) Verhaltensbeschreibung auf
Register-Transfer-Ebene.
Abbildung (Mapping) Auflösen der Schaltungshierarchie und Aufteilung
der Schaltungslogik auf spezifische Komponenten des FPGA-Bausteins
(CLB, IOB, etc.).
Platzierung (Place and Route) Platzieren der durch das Abbilden bestimmten
Komponenten auf bestimmte Positionen auf dem Chip (Placement)
und Verdrahtung der FPGA-Komponenten wie gefordert (Routing).
Post-Synthese-Simulation Erzeugung einer VHDL-Gatterebenenbeschreibung
mit Verzögerungszeiten, um eine zeitbehaftete Simulation
zu ermöglichen.
Konfiguration Erzeugen einer FPGA-Konfiguration, mit der ein
Xilinx FPGA geladen, d.h. konfiguriert werden kann.
1.2 FPGA-Entwurfsumgebung
Für das Praktikum Entwurf eingebetter Systeme wird die FPGA-Lösung
X2SUSB der Firma Cesys verwendet. Dabei handelt es sich um eine Platine,
die mit einem Xilinx Spartan II FPGA bestückt ist. Zur Kommunikation mit
dem Rechner steht eine USB 1.1 Schnittstelle zur Verfügung. Es gibt zur
Erzeugung von Taktsignalen einen Taktgenerator und zur Kommunikation
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