Tutorial als PDF - CES

jederzeit asynchron abgebrochen werden können, sobald RESET logisch 1
wird.
Sobald das Ergebnis feststeht, soll das Signal RES OK logisch 1 werden und
das Endergebnis am Ausgang RESULT anliegen, bis ein Reset auftritt. Ist der
Wert von RESULT identisch mit COMP, so soll das Signal EQUAL logisch 1 sein,
falls sich die Werte von RESULT und COMP unterscheiden soll EQUAL logisch 0
sein.
Die Schaltung wird in zwei Module GGT und COMPARATOR aufgeteilt. GGT
sei dabei ein synchrones Steuerwerk, das auf die ansteigende Flanke des
Taktsignals CLK reagiert. COMPARATOR sei eine rein kombinatorische Schaltung.
Die Signale RESET, CLK, RES OK und EQUAL seien vom Typ std logic, die
Signale IN1, IN2, RESULT und COMP seien Busse vom Typ std logic vector
mit jeweils acht Bit Breite.
Hinweis Per Konvention sind alle Signale, die von links an einen Block
herangeführt werden, Eingänge und alle, die von rechts an einen Block
herangeführt werden, Ausgänge oder bidirektionale Signale. Die Ausnahme
dieser Regel ist, wenn Signale nach Bedeutungsverwandschaft gruppiert werden.
1.5 Betriebssystemumgebung
Rechnerumgebungen Die Rechner, auf denen das Praktikum durchgeführt
wird, stehen im Raum R268. Der Roboter-Versuch findet im Raum R269
statt. Die Programme für das Praktikum laufen teils unter dem Betriebssystem
Linux, teils unter Windows.
SSH Auf den Linux-Rechnern ist SSH installiert. Um Programme auf
einem anderen Rechner mit lokaler X-Ausgabe starten zu können, müssen
Sie sich analog zu folgendem Beispiel einloggen:
ssh -X synth1@i80pc74.itec.uka.de
Esterel Wir besitzen eine Lizenz für die Esterel-Programme der Linux-
Version.
Xilinx Die Xilinx IDE ist unter Linux installiert.
X2S USB Die Platine ist an den USB-Port der Rechner i80pc71 und
i80pc44 im Raum R269 angeschlossen. Die Software dafür ist unter Windows
installiert.
EEPROM Brenner Zum beschreiben der EEPROMs verwenden wir das
Programm PG4UW. Es ist auf den Rechnern i80pc71 und i80pc44 unter
Windows installiert.
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