modulare dreiphasen- pulsgleichrichtersysteme - ETH Zürich

3.4 Hardware des Y-Rectifier 197
Stromreglerstellgrösse auf das PWM-Ansteuersignal (die Auflösung der Pulsbreite beträgt
∆ t = 20ns
). Der Wechsel vom Idle- in den Run-Zustand des PLDs erfolgt über den ersten
Schreibzugriff des DSPs auf das PLD mittels externer Speicheradressierung. Über einen
unidirektionalen 16-Bit Datenbus überträgt der DSP die relativen Einschaltdauern der drei
Ein- und Ausgangsstufen, die Vorzeichen der Phasenspannungen, die Ansteuersignale für die
Vorlade-Relais und die Freigabe-Signale für die einzelnen Leistungsmodule an das PLD. Die
Datenzuweisung für die Übertragung ist in Tabelle 3.1 dargestellt. In der Folge generiert das
PLD zyklisch vor dem Ende einer Taktperiode einen Interrupt (INT_DSP), der im DSP die
A/D-Konvertierung der Messdaten und die Berechnung der neuen relativen Einschaltzeiten
auslöst (Aufruf der Interrupt Service Routine ISR_DSP). Es ist sicher zustellen, dass
innerhalb einer Pulsperiode TP die Berechnung der neuen Einschaltzeiten abgeschlossen ist
und der Datentransfer an das PLD erfolgt. Empfängt das PLD vor Ablauf einer Taktperiode
keine neuen Daten werden alle PWM-Ansteuersignale auf Null gesetzt, die Kontakte der
Vorlade-Relais geöffnet, der Interrupt an den DSP (INT_DSP) gesperrt und eine
Fehlermeldung signalisiert. Das kontrollierte Abschalten der Leistungsmodule kann neben
dem Ausbleiben eines Datentransfers auch durch das Betätigen eines externen
Notausschalters oder durch die Steuersignale der Überstromdetektion am DSP-Modul
erfolgen.
Tabelle 3.1: Datenbitzuweisung für den Datentransfer zwischen DSP und PLD. Der grau hinterlegte
Bereich enthält keine Informationen und die Bits sind 0 gesetzt. Das Bit Ts ist ebenso 0.
Datenwort
0x000
0x001
0x010
0x011
0x100
0x101
15 14 13
Datenbitzuweisung
12 11 10 9 ... 0
Enable DC/DC R Ts Relais T Relais S Relais R Tastverhältnis dR,DC/DC
Enable DC/DC S
Tastverhältnis dS,DC/DC
Enable DC/DC T sgn(u´N,T) sgn(u´N,S) sgn(u´N,R) Tastverhältnis dT,DC/DC
Enable PFC R
Tastverhältnis dR,PFC
Enable PFC S Tastverhältnis dS,PFC
Enable PFC T Tastverhältnis dT,PFC
In Bild 3.20 ist der zeitliche Ablauf des Regelzyklus dargestellt. Mit dem Absenden des
Interrupts INT_DSP wird ein neuer Abtast-, Berechnungs- und PWM-Zyklus gestartet. Die
Vorhaltezeit tv wurde während der Inbetriebnahmephase justiert, sodass der 1. Abtastwert der
Phasen- und der DC-Ausgangsströme mit dem Beginn des Hochzählens des Trägersignals iD+
übereinstimmt. Damit ist gewährleistet, dass die Abtastung in der Mitte des Stromrippels
stattfindet. Die 2. Abtastung im dreiphasigen Betrieb erfolgt zeitlich mittels eines Timer-
Interrupts (INT_Timer0) um td = 10µs verzögert. Der Mittelwert der beiden Abtastwerte stellt