Grundlagen der Digitaltechnik - Ing. H. Heuermann - FH Aachen

Grundlagen der
Digitaltechnik
Skriptversion 1.3
10. Juni 2013
FH Aachen
FB5 Elektrotechnik und Informationstechnik
Lehrgebiet Hoch- und Hoechstfrequenztechnik
Prof. Dr.-Ing. H. Heuermann
Mitarbeiter: Raphael Hübner und Sabit Yazici
Realisiert durch die Studiengebühren und QV-Mitteln

IV
Autor:
Prof. Dr.-Ing. Holger Heuermann
Lehrgebiet für Hoch- und Höchstfrequenztechnik
3. korrigierte und erweiterte Auflage 2013
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Im Fall der zuwiderhandlung wird Strafantrag gestellt.
© by Prof. H. Heuermann 2013
Printed in Germany

Inhaltsverzeichnis
V
Inhaltsverzeichnis
1 Einführung 1
1.1 Ziele der Vorlesung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 Physikalische Größen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.2.1 Internationales Einheitensystem (SI) . . . . . . . . . . . . . . . . . . 2
1.2.2 Beispiele abgeleiteter Einheiten . . . . . . . . . . . . . . . . . . . . . 3
1.2.3 Wichtige Konstanten . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.2.4 Umrechnung auf andere Einheiten . . . . . . . . . . . . . . . . . . . 4
2 Grundlagen der Elektrotechnik 5
2.1 Grundgrößen der Elektrotechnik . . . . . . . . . . . . . . . . . . . . . . . . 5
2.1.1 Die elektrische Ladung Q . . . . . . . . . . . . . . . . . . . . . . . . 5
2.1.2 Der elektrische Strom I . . . . . . . . . . . . . . . . . . . . . . . . . 6
2.1.3 Die elektrische Spannung U . . . . . . . . . . . . . . . . . . . . . . . 7
2.2 Das elektrische Feld . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
2.2.1 Ladung auf Nichtleitern . . . . . . . . . . . . . . . . . . . . . . . . . 8
2.2.2 Ladung auf Elektroden . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.2.3 Kapazität und Kondensator . . . . . . . . . . . . . . . . . . . . . . . 10
2.2.4 Elektrische Leistung . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
2.2.5 Anwendungsbeispiel der TI . . . . . . . . . . . . . . . . . . . . . . . 11
2.3 Ohmsches Gesetz und Stromkreise . . . . . . . . . . . . . . . . . . . . . . . 13
2.3.1 Widerstand und Leitwert . . . . . . . . . . . . . . . . . . . . . . . . 13
2.3.2 Ohmsches Gesetz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.3.3 Wirkungsgrad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.3.4 Serienwiderstand und Spannungsteiler . . . . . . . . . . . . . . . . . 15
2.3.5 Parallelwiderstand und Stromteiler . . . . . . . . . . . . . . . . . . . 16
2.3.6 Kirchhhoffsche Regeln . . . . . . . . . . . . . . . . . . . . . . . . . . 17
3 Logische Grundfunktionen der Digitaltechnik 21
3.1 Die logischen Grundfunktionen . . . . . . . . . . . . . . . . . . . . . . . . . 21

VI
Inhaltsverzeichnis
3.2 Aufstellung logischer Funktionen . . . . . . . . . . . . . . . . . . . . . . . . 24
3.2.1 Das Karnaugh-Diagramm . . . . . . . . . . . . . . . . . . . . . . . . 26
3.3 Abgeleitete Grundfunktionen . . . . . . . . . . . . . . . . . . . . . . . . . . 29
4 Elektronische Schaltnetzwerke 31
4.1 Elektronische Schalter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
4.1.1 Der ideale Schalter . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
4.1.2 Der reale Schalter . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
4.1.3 Der Schaltinverter . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
4.1.4 Schaltnetzwerke mit Einheits-Schaltern . . . . . . . . . . . . . . . . . 36
4.1.5 Schaltnetzwerke mit komplementären Schaltern . . . . . . . . . . . . 37
4.2 Schaltungstechnische Realisierung mit Bipolartransistoren . . . . . . . . . . 39
4.2.1 Schaltungstechnische Grundlagen zur Diode . . . . . . . . . . . . . . 39
4.2.2 Schaltungstechnische Grundlagen zu Bipolartransistoren . . . . . . . 39
4.2.3 Transistor-Transistor-Logik (TTL) . . . . . . . . . . . . . . . . . . . 41
4.2.3.1 Open-Collector-Ausgänge . . . . . . . . . . . . . . . . . . . 44
4.2.3.2 Tristate-Ausgänge . . . . . . . . . . . . . . . . . . . . . . . 46
4.3 Schaltungstechnische Realisierung mit MOS-Transistoren . . . . . . . . . . . 47
4.3.1 Aufbau der MOS-Transistoren . . . . . . . . . . . . . . . . . . . . . . 47
4.4 Schaltverhalten von CMOS-Invertern . . . . . . . . . . . . . . . . . . . . . . 51
4.5 CMOS-Transmission-Gate . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
4.6 Elektronische Schnittstellen . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
4.6.1 Grundschaltungen der Differenzverstärker . . . . . . . . . . . . . . . 60
4.6.2 Gleichtakt- und Differenzverstärkung . . . . . . . . . . . . . . . . . . 62
4.6.3 Grundlagen der Operationsverstärker . . . . . . . . . . . . . . . . . . 64
4.6.4 Digital-/Analog-Wandler . . . . . . . . . . . . . . . . . . . . . . . . . 68
4.6.5 Analog/Digital-Wandler . . . . . . . . . . . . . . . . . . . . . . . . . 69
4.7 CMOS-Schaltwerke . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
4.7.1 Das RS-Flip-Flop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
4.7.2 Das statische D-Flip-Flop . . . . . . . . . . . . . . . . . . . . . . . . 73
4.7.3 Das dynamische D-FF . . . . . . . . . . . . . . . . . . . . . . . . . . 74
4.7.4 N-Bit Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
4.7.5 Das JK-Flip-Flop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
5 Digitale Speicher 77
5.1 Der Nur-Lese-Speicher (ROM) . . . . . . . . . . . . . . . . . . . . . . . . . 78
5.1.1 Dekoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

Inhaltsverzeichnis
VII
5.1.2 Das Speicherfeld . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
5.1.3 Gesamtarchitektur eines ROMs . . . . . . . . . . . . . . . . . . . . . 80
5.2 Das EPROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
5.3 Elektrisch umprogrammierbare Speicher . . . . . . . . . . . . . . . . . . . . 82
5.4 Statische Speicher . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
5.5 Dynamische Speicher . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
5.6 Magnetspeicher . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
5.7 Optische Speicher . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
6 Highspeed-Datentransfer 93
6.1 Übertragungskennlinien des Differenzverstärkers . . . . . . . . . . . . . . . . 93
6.2 Emittergekoppelte Logik (ECL) . . . . . . . . . . . . . . . . . . . . . . . . . 96
6.2.1 Übertragungskennlinie des npn-Differenzverstärkers . . . . . . . . . . 96
6.2.1.1 PECL-Gatter . . . . . . . . . . . . . . . . . . . . . . . . . . 96
6.2.1.2 NECL-Gatter . . . . . . . . . . . . . . . . . . . . . . . . . . 98
6.3 Current Mode Logik (CML) . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
6.3.1 CML-Gatter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
6.4 Datenübertragung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
6.4.1 Architekturen von Übertragungsstrecken . . . . . . . . . . . . . . . . 104
6.4.2 Differentielle Übertragungsleitungen . . . . . . . . . . . . . . . . . . 106
6.5 Augendiagramme und BER-Test . . . . . . . . . . . . . . . . . . . . . . . . 108
6.6 Modernste CML-Gatterbausteine . . . . . . . . . . . . . . . . . . . . . . . . 109
7 Der Mikrocomputer 119
7.1 Der Mikroprozessor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
7.1.1 Rechenwerke . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
7.1.2 Arithmetische Operationen . . . . . . . . . . . . . . . . . . . . . . . 122

1
Kapitel 1
Einführung
1.1 Ziele der Vorlesung
• Grundkenntnisse in der Digitaltechnik, digitaler Komponenten bis hin zum Computer.
Der Computer besteht aus Subsystemen:
− Processor
− verschiedenen elektronische Speichern
− verschiedenen elektromechanischen Speichern
− Übertragungssysteme (Bus-Systeme)
− Netzteil
− diversen elektronischen Schnittstellen
Alle Subsysteme haben gemein, dass es elektronische Schaltungen sind.
Ein überwiegender Teil der enthaltenen Komponenten ist in digitaler
Schaltungstechnik realisiert.
Deshalb werden zum Grundverständnis die
− Grundlagen der Elektronik &
− Grundlagen der Digitalschaltungen
benötigt.
Literatur: Schiffermann & Schmitz: Technische Informatik 1+2 (Springer-Verlag)
Tietze & Schenk: Halbleiterschaltungstechnik (Springer-Verlag)
u.v.a.

2 Einführung
1.2 Physikalische Größen
Physikalische Größen unterteilt man in
a) Basisgrößen
b) abgeleitete Größen
!
Jede physikalische Größe ist das Produkt aus
einem Zahlenwert und einer Einheit !
Beispiel:
Zeit = 5 Sekunden
Physikalische Größe Zahlenwert Einheit
t = 5 s
1.2.1 Internationales Einheitensystem (SI)
1954: „Système International d’Unitès“ (SI)
mit 7 Basiseinheiten
Basiseinheit des SI
für ist kurz
Stromstärke das Ampere A
Zeit die Sekunde s
Länge das Meter m
Masse das Kilogramm kg
Temperatur das Kelvin K
Stoffmenge das Mol mol
Lichtstärke die Candela dd

1.2 Physikalische Größen 3
SI - Vorsätze für dezimale Vielfache und Teile
Vorsatz Kurzzeichen Bedeutung Vorsatz Kurzzeichen Bedeutung
Deka da 10 1 Dezi d 10 −1
Hekto h 10 2 Zenti c 10 −2
Kilo k 10 3 Milli m 10 −3
Mega M 10 6 Mikro µ 10 −6
Giga G 10 9 Nano n 10 −9
Tera T 10 12 Pico p 10 −12
Peta P 10 15 Femto f 10 −15
Exa E 10 18 Atto a 10 −18
Beispiel:
l = 0,001m → l = 1mm
1.2.2 Beispiele abgeleiteter Einheiten
Größe Formelzeichen Einheit Kurzzeichen Beziehung zur
Basisgröße
Frequenz f Hertz Hz = 1 s
Spannung U Volt V = W A
=
kg m2
s 3 A
Leistung P Watt W = kg m2
s 3
Ladung Q Coulomb C = As
Kapazität C Farad F = As
V = s4 A 2
kg m 2
Dielektrizitätskonstante
ε -
F
m
= s4 A 2
kg m 3
Widerstand R Ohm Ω = V A = s3 A 2
kg m 2
Arbeit W Joule J = Ws = kg m2
s 2

4 Einführung
1.2.3 Wichtige Konstanten
Lichtgeschwindigkeit:
• Präzise im Vakuum: c 0 = 299792456 ± 1,1 m s
• Genähert im Vakuum und Luft: c 0 = 300000 km s
= 3 · 10 8 m s
Elektrische Feldkonstante:
oder absolute Dielektrizitätskonstante
Elementarladung:
ǫ 0 = 8,854 ·10−12 A·s F
V ·m
bzw
m
e = q = 1,602 · 10 −19 C
1.2.4 Umrechnung auf andere Einheiten
Si- Einheit kurz Alternativ kurz Umrechnung
Länge m Ångström Å 1Å = 10 −10 m
Länge m inch in 1in = 0,0254m

5
Kapitel 2
Grundlagen der Elektrotechnik
Es wird in diesem Kapitel nur der sog. Gleichstromkreis und das sog. statische elektrische
Feld behandelt.
⇒
Ausreichend zur Beschreibung von
a) stationären Zuständen in dynamischen Schaltungen.
b) über die Zeit gemittelte Zustände.
Beispiel zu
a) Eigenschaften einer Digitalschaltung für die möglichen diskreten Zustände.
b) Energieverbrauch eines Bauteils.
2.1 Grundgrößen der Elektrotechnik
2.1.1 Die elektrische Ladung Q
Alle elektrischen Erscheinungen beruhen auf der Anhäufung oder Bewegung elektrischer
Ladungen. Das am Häufigsten eingesetzte Teilchen zur Erzeugung einer Ladung(smenge)
ist das Elektron mit der Elementarladung
e = 1,602 · 10 −19 C
⇒
Q = n · e n: ganzzahlige Vielfache
Einheit: C (Coulomb) = A · s (Amperesekunde)
⊕ : positive Ladung : Elektronenmangel
⊖ : negative Ladung : Elektronenüberschuss

6 Grundlagen der Elektrotechnik
2.1.2 Der elektrische Strom I
Unter dem elektrischen Strom I versteht man die kontinuierliche Bewegung der Ladungsmenge
Q innerhalb der Zeitraumes t:
I = Q t
Physikalische Stromrichtung:
Technische Stromrichtung:
Einheit: As
s = A (Ampere)
⊖ −→ ⊕
⊕ −→ ⊖
Das schaltungstechnische Symbol der elektrischen Stromquelle ist im Bild2.1 dargestellt.
Bild 2.1: Stromquelle nach DIN 40700
Die Konstantstromquelle liefert einen konstanten Strom I q . Die sich an der Stromquelle
einstellende Spannung U ist abhängig von der ohmschen Last, an der die Stromquelle
angeschlossen sein muss.

2.1 Grundgrößen der Elektrotechnik 7
2.1.3 Die elektrische Spannung U
α.: Die Quellenspannung Uq
Verhältnis der zur Ladungstrennung notwendigen
Arbeit W zu zur Ladungsmenge Q
Uq = W zu
Q
Einheit: V ·A·s
A·s
= V (Volt)
Bild 2.2: Quellenspannung
Die Konstantspannungsquelle liefert die konstanten Spannung U q . Der sich an der Spannungsquelle
einstellende Strom I ist abhängig von der ohmschen Last.
Beispiele realer Spannungsquellen:
- Akkumulatoren
- Solarzellen
- geladene Kondensatoren u.v.m.

8 Grundlagen der Elektrotechnik
β.: Der Spannungsabfall U
Verhältnis der zwischen zwei Klemmen absorbierten Energie W ab zur Ladung Q
U = W ab
Q
Bild 2.3: Spannungsabfall
2.2 Das elektrische Feld
Ein elektrisches Feld entsteht in der Umgebung von Körpern,
die positiv oder negativ geladen sind.
2.2.1 Ladung auf Nichtleitern
Viele Nichtleiter wie Bernstein, Glas, Hartgummi können durch
Reibung (=Arbeit) an der Oberfläche elektrisch geladen werden.
Große technische Relevanz:
ESD-Probleme
(ESD: Electro Static Discharge)
Beispiel:
Ein Handy muss am Antenneneingang 16kV standhalten.

2.2 Das elektrische Feld 9
2.2.2 Ladung auf Elektroden
Elektroden sind ausgedehnte Leiteroberflächen.
Der technisch wichtigste Fall ist der Plattenkondensator
Bild 2.4: Plattenkondensator
Plattenabstand: d
Elektrische Feldstärke: E ⃗
Plattenfläche: A
E = | E| ⃗ = Uc
d
[ V m ]
Kraftwirkung auf eine Ladung Q ′ , die sich zwischen den Platten befindet:
⃗F = Q ′ · ⃗E
⃗E, F ⃗ : Vektorgrößen
E, F : zugehörigen Beträge ⇒ F = Q ′ · E
• Energiezufuhr bei elektrischer Trennung der Ladung
W q = Q 2 · U c
• Energiezufuhr bei mechanischer Trennung der Ladung
W q = d · F

10 Grundlagen der Elektrotechnik
2.2.3 Kapazität und Kondensator
Die Kapazität C eines Kondensators ist definiert durch
zugeführte Ladungsmenge Q
entstandene Spannung U
C = Q U c
somit gilt: W q = C · U2 c
2
Einheit: F : Farad
F = C V = As
V
Bild 2.5: Symbol Kondensator
Technische Kondensatoren haben ein Dielektrikum zwischen den Platten:
Bild 2.6: Technischer Kondensator
Für den Zweiplattenkondensator gilt:
C = ε 0 · ε r · A
d
Mit der elektrischen Feldkonstante
ε 0 = 8,854 · 10 −12 F m
ε r : 2 − 2000
2.2.4 Elektrische Leistung
Leistung P
Einheit W = V · A
P = U · I oder P = W t
= Arbeit
Zeit

2.2 Das elektrische Feld 11
2.2.5 Anwendungsbeispiel der TI
Gegeben: 0,35µm CMOS-Prozess ⇒ Transistorlänge L = 0,35µm
Bild 2.7: Anwendungsbeispiel
Dielektrikum:
SiO 2 : ε r = 4
d = 70 Å
a) Gesucht: Kapazität C
C = ε 0 · ε r · L2
d = 0,6 · 10−15 F = 0,6fF
b) Gesucht: Ladung Q für Logikspannung U = 3,3V
C = Q U → Q = C · U ⇒ Q = 2fC
c) Gesucht: Anzahl der Elektronen n e pro Transistorzelle
n e = Q e
n e = 12000
d) Gegeben: CPU-Fläche: 10 × 10mm 2 50 % Transistoren mit 0,35 × 0,35µm 2
Gesucht: Anzahl der Transistoren n tr
n Tr = 400 · 10 6
e) Gegeben: η = 5% Verlustleistung beim Schalten mit der Taktfrequenz von f T = 1GHz
Gesucht: Verlustleistung P v der CPU
P v = W v
t
= f · W v W v = C 2 · U2 · n Tr · η
P v = f · C
2 · U2 · n Tr · η = 1 · 10 9 1 s · 0,6 · 10−15 F
2
P v = 65,3W
· 3,3 2 V 2 · 0,05 · 400 · 10 6

12 Grundlagen der Elektrotechnik
f) Gegeben: Durchschlagspannung von SiO 2 beträgt 700M V m
Gesucht: Bei welcher Spannung schlagen die CMOS-Transistoren durch?
d = 70 Å= 7nm
U Durch = 700 · 10 6 V m · 7 · 10−9 m
U Durch = 4,9V
⇒ Großes Problem in der Praxis!

2.3 Ohmsches Gesetz und Stromkreise 13
2.3 Ohmsches Gesetz und Stromkreise
2.3.1 Widerstand und Leitwert
Freie Bewegung der Ladungsträger werden mehr oder weniger behindert.
Ursache: Kristallgitter, Wärmeschwingungen, u.v.m.
Widerstand R
Einheit Ω (Ohm) = V A
Symbol eines Widerstandes: ——– ——–
Jedes Material hat nur eine endliche
elektrische Leitfähigkeit κ Einheit S(iemens)/m bzw.
1
Ωm
R =
l
κ · A
Beispiele für κ/ 1
Ωm
Al : 35,0 · 10 6
Cu : 56,2 · 10 6
Bild 2.8: elektrische Leitfähigkeit
Typische Werte für Motherboard-Leitungen
Bild 2.9: Leitungsquerschnitt
Datenleitung w = 0,1mm R für 10cm Länge: 0,5Ω
Stromleitung w = 2mm R für 10cm Länge: 25mΩ

14 Grundlagen der Elektrotechnik
2.3.2 Ohmsches Gesetz
! In einem Leiter ist I zu U direkt und zu R umgekehrt proportional !
I = U R
Merke:
U = R · I
Anwendungsbeispiele in der TI:
Gegeben:
Gesucht:
Schaltbild:
CPU mit einer Leistungsaufnahme P N von 50W bei 1,9V anliegender
Versorgungsspannung und 10cm - Versorgungsleitung (25mΩ)
Stromfluss I, Spannungsabfall auf der Leitung U L , Verlustleistung auf
der Leitung P V , notwendige Betriebsspannung U B .
Bild 2.10: Schaltbild
P N = U cpu · I ⇒ I = 50W
1,9V
I = 26,3A
U L = R · I ⇒ U L = 0,025Ω · 26,3A U l = 0,65V
P V = U L · I ⇒ P V = 0,65V · 26,3A
P V = 17W
U B = U L + U cpu U B = 2,55V
! 2. Kühler und 2. Accu ?

2.3 Ohmsches Gesetz und Stromkreise 15
2.3.3 Wirkungsgrad
Wirkungsgrad = Nutzleistung P N
zugeführte Leistung
zugeführte Leistung = Nutzleistung P N + Verlustleistung P V
kurz η =
P N
P N + P V
η : Eta
2.3.4 Serienwiderstand und Spannungsteiler
Bild 2.11: Serienwiderstand
Gesamtwiderstand einer
Serienschaltung von n Widerständen:
n∑
R s = R i
i=1
n = 2 : R s = R 1 + R 2
Bild 2.12: Spannungsteiler
Spannungsteiler
n∑
U B = U i
i=1
n = 2 : U B = U 1 + U 2
(Ohmsches Gesetz:) I = U 1
R 1
; I = U 2
R 2
⇒ U 1
R 1
= U 2
R 2
⇒
U 1
U 2
= R 1
R 2
⇒ I =
U B
R 1 + R 2
⇒ U B
U 1
= R 1 + R 2
R 1

16 Grundlagen der Elektrotechnik
2.3.5 Parallelwiderstand und Stromteiler
Gesamtwiderstand einer Parallelschaltung
aus n Widerständen:
Bild 2.13: Parallelschaltung
1
R p
=
n∑
1
R
i=1 i
n = 2 :
1
R p
= 1 R 1
+ 1 R 2
oder R p = R 1 · R 2
R 1 + R 2
Stromteiler
n∑
I = I i
i=1
n = 2 : I = I 1 + I 2
Bild 2.14: Stromteiler
Ohmsches Gesetz:
U B = R 1 · I 1 ; U B = R 2 · I 2 ; U B = R p · I
⇒ R 1 · I 1 = R 2 · I 2 R 1 · I 1 = R p · I
I 1
I 2
= R 2
R 1
I
I 1
= R 1 + R 2
R 2

2.3 Ohmsches Gesetz und Stromkreise 17
2.3.6 Kirchhhoffsche Regeln
Einfache elektrische Netzwerke beinhalten Spannungsquellen und Widerstände.
Zur Analyse von Netzwerken verwendet man Zählpfeile mit beliebig
gewählten Richtungen.
Spannungsquellen:
Symbol und Zählpfeile
Widerstand:
Bild 2.15: Spannungsquellen
Symbol und Zählpfeile
Beispiel
R = U 1
I 1
R x = −U x
I x
Bild 2.16: Symbol Widerstand
Bild 2.17: Beispiel Widerstand
Typisches Netzwerk für die Datenübertragung (statische Berechnung):
Bild 2.18: Netzwerk für Datenübertragung
⇒ Enthält Knoten (hier 3) und Maschen (hier 6 bzw. 3).

18 Grundlagen der Elektrotechnik
Darstellung der Maschen und Knoten
Bild 2.19: Maschen und Knoten
1. Kirchhoffsche Regel
!
In jedem Knotenpunkt eines Netzwerkes ist die Summe der
zufließenden gleich der Summe der abfließenden Ströme !
∑ Izu = ∑ I ab
bzw.
∑ I = 0
Beispiel:
K 2 : I 3 + I q2 = I 2 bzw. I 3 + I q2 − I 2 = 0
K 3 : −I q1 + I 1 + I 2 − I q2 = 0
2. Kirchhoffsche Regel
! Beim Umlaufen einer Masche ist die Summe aller Spannungen gleich Null!
∑ U = 0
Beispiel:
M 1 : −U q1 + U 1 = 0
M 2 : −U 1 + U 3 + U 2 = 0
M 4 : −U q1 + U 3 + U q2 = 0

2.3 Ohmsches Gesetz und Stromkreise 19
Anwendung der Kirchhoffschen Regeln
Beispiel 1:
Spannungsteiler
Bild 2.20: Beispiel Spannungsteiler
Hier nur eine Masche:
M 1 : −U q + U 1 + U 2 = 0 U q = U 1 + U 2
Beispiel 2:
Stromteiler
Bild 2.21: Beispiel Stromteiler
K 1 : I b − I 1 − I 2 = 0 ⇒ I B = I 1 + I 2

20 Grundlagen der Elektrotechnik
Beispiel 3:
Stromversorgung für 2 CPU’s
Gegeben: Spannungsquelle: U q = 3V und 0,05Ω Innenwiderstand = R,
CPU-Widerstand: 0,15Ω = R CPU1,2 = R 1 , Leitungsverluste R v = 0,025Ω
Gesucht: Spannungen an CPU1 und CPU2 für Aufbau
Aufbau:
Bild 2.22: Aufbau
M 1 : −U 1 − U v − U i + U Q = 0 (1)
M 2 : −U q + U i + U v + U 2 = 0 (2)
⎫
aus (1) : U 1 = U q − U i − U v ⎪⎬
!
⎪
⇒ U 1 = U 2 (3)
aus (2) : U 2 = U q − U i − U ⎭ v (gegeben durch Symmetrie)
U i ,U v sind unbekannt.
⇒ I 1 = I 2 = I da R v und R 1 gleich (gegeben durch Symmetrie)
K 1 : I q − 2I = 0
U i = +R i · I q = +2R i · I
U v = R v · I (R 1 = R cpu )
U 1 = R cpu · I = R 1 · I ⇒ I = U 1
in (3)
R 1
U 1 = U q − 2R i · I − R v · I
U 1 · (R 1 + 2R i + R v ) = U q · R 1
U 1 =
U q · R 1
R 1 + 2R i + R v
=
3V · 0,15Ω
0,15Ω + 0,1Ω + 0,025Ω
U 1 = 1,64V ⇒ R i sehr problematisch !

21
Kapitel 3
Logische Grundfunktionen der
Digitaltechnik
3.1 Die logischen Grundfunktionen
Zwei Zustände:
entweder: High ˆ= H ˆ= 1 > U H
oder: Low ˆ= L ˆ= 0 < U L
U H : Schwellspannung für den High-Zustand
U L : Schwellspannung für den Low-Zustand
x i : Eingangsgröße des Einganges i = 1,2,3,...
y: Ausgangsgröße
a) Konjunktion,
UND-Verknüpfung
x 1 x 2 y = x 1 · x 2
0 0 0
0 1 0
1 0 0
1 1 1
b) Disjunktion,
ODER-Verknüpfung
x 1 x 2 y = x 1 + x 2
0 0 0
0 1 1
1 0 1
1 1 1
c) Negation,
NICHT-Operation
x y = x
0 1
1 0
Tab. 3.1. Wahrheitstabelle der logischen Grundverknüpfungen
Konjunktion, UND: y = x 1 ∧ x 2 = x 1 · x 2 = x 1 x 2 (3.1)
Disjunktion, ODER: y = x 1 ∨ x 2 = x 1 + x 2 (3.2)
Negation, NICHT: y = x (3.3)

22 Logische Grundfunktionen der Digitaltechnik
Axiome
Duale Form
Operation mit 0 und 1:
x · 1 = x (3.1a) x+0 = x (3.1b)
Gesetz für die Negation:
x · x = 0 (3.2a) x + x = 1 (3.2b)
Kommutatives Gesetz:
x 1 · x 2 = x 2 · x 1 (3.3a) x 1 + x 2 = x 2 + x 1 (3.3b)
Distributives Gesetz:
x 1 · (x 2 + x 3 ) = x 1 · x 2 + x 1 · x 3 (3.4a) x 1 + x 2 · x 3 = (x 1 + x 2 ) · (x 1 + x 3 ) (3.4b)
Theoreme
Duale Form
Assoziatives Gesetz :
x 1 · (x 2 · x 3 ) = (x 1 · x 2 ) · x 3 (3.5a) x 1 + (x 2 + x 3 ) = (x 1 + x 2 ) + x 3 (3.5b)
De Morgansgesetz :
x 1 · x 2 = x 1 + x 2 (3.6a) x 1 + x 2 = x 1 · x 2 (3.6b)
Absorptionsgesetz:
x 1 · (x 1 + x 2 ) = x 1 (3.7a) x 1 + x 1 · x 2 = x 1 (3.7b)
Tautologie:
x · x = x (3.8a) x + x = x (3.8b)
Doppelte Negation:
x = x
(3.9a)
Operationen mit 0 und 1:
x · 0 = 0 (3.10a) x + 1 = 1 (3.10b)
0 = 1 (3.11a) 1 = 0 (3.11b)
Tab. 3.2. Axiome und abgeleitete Gesetze der Schaltalgebra
Beispiel 1:
x 1 x 2 x 1 · x 2 y = x 1 + x 1 · x 2
0 0 0 0
0 1 0 0
1 0 0 1
1 1 1 1
Tab. 3.3. Verifikation des Absorptionsgesetzes x 1 + x 1 · x 2 = x 1
Beispiel 2:
Es soll hier anhand der Axiome der Tab.3.2. die Aussage x + x = x bestätigt werden.
x + x = (x + x) · 1 gemäß (3.1a)
= (x + x) · (x + x) gemäß (3.2b)
= x + (x · x) gemäß (3.4b)
= x + 0 gemäß (3.2a)
= x gemäß (3.1b)

3.1 Die logischen Grundfunktionen 23
Bild 3.1: Schaltsymbole nach IEC 60617-12:1997 bzw. DIN 40900 (verwendet in dieser Vorlesung)
Bild 3.2: Schaltplansymbole, wie in den USA und international verwendet

24 Logische Grundfunktionen der Digitaltechnik
3.2 Aufstellung logischer Funktionen
Gegeben ist oft die Wahrheitstabelle, die auch als Wahrheitstafel oder Funktionstabelle
bezeichnet wird.
Gesucht wird oft die logische Funktion, deren direkte Realisierung und deren möglichst
einfache Umsetzung. Dieses soll am folgenden Beispiel verdeutlicht werden.
Zeile x 1 x 2 x 3 y
1 0 0 0 0
2 0 0 1 0
3 0 1 0 1
4 0 1 1 0
5 1 0 0 1
6 1 0 1 0
7 1 1 0 1
8 1 1 1 0
Tab. 3.4. Beispiel: Wahrheitstabelle für y = (x 1 + x 2 )x 3
1.: Aufstellung der Funktionen bei denen die Ausgangsvariable y den Wert 1 besitzt:
Zeile3: K 3 = x 1 x 2 x 3 (3.4)
Zeile5: K 5 = x 1 x 2 x 3 (3.5)
Zeile7: K 7 = x 1 x 2 x 3 (3.6)
2.: Disjunktion (ODER-Verknüpfung) aller Produktterme:
y = K 3 + K 5 + K 7 (3.7)
y = x 1 x 2 x 3 + x 1 x 2 x 3 + x 1 x 2 x 3 (3.8)

3.2 Aufstellung logischer Funktionen 25
3.: Direkte Umsetzung der logischen Funktion:
Bild 3.3: Direkte Realisierung der logischen Funktion y = x 1 x 2 x 3 + x 1 x 2 x 3 + x 1 x 2 x 3
4.: Vereinfachung der logischen Funktion:
y = [x 1 x 2 + x 1 (x 2 + x 2 )]x 3 (3.9)
Unter Einsatz der Bedingungen aus (3.2b) und (3.1a) folgt:
Mittels dem distributiven Gesetz aus (3.4b) folgt:
y = (x 1 x 2 + x 1 )x 3 (3.10)
y = (x 1 + x 2 )(x 1 + x 1 )x 3 (3.11)
Durch erneute Anwendung der Bedingungen aus (3.2b) und (3.1a) folgt:
y = (x 1 + x 2 )x 3 (3.12)
Bild 3.4: Vereinfachte Realisierung der logischen Funktion y = x 1 x 2 x 3 + x 1 x 2 x 3 + x 1 x 2 x 3 =
(x 1 + x 2 )x 3

26 Logische Grundfunktionen der Digitaltechnik
3.2.1 Das Karnaugh-Diagramm
Für kleine Digitalschaltungen wurde ein grafisches Verfahren entwickelt, mit dem man die
Vereinfachungen schnell durchführen kann. Dieses grafische Verfahren wird nach dem bzw.
den Erfindern entweder als Karnaugh-Diagramm oder karnaugh-Veitch-Diagramm (kurz
KV-Diagramm) bezeichnet.
Beispiel 1:
x 1 x 2 y
0 0 0
0 1 0
1 0 0
1 1 1
Tab. 3.5. Wahrheitstabelle der UND-Funktion
Das zugehörige KV-Diagramm ist im Bild3.5 dargestellt.
Bild 3.5: Karnaugh-Diagramm der UND-Funktion
Im weiteren wird anhand eines komplexeren Beispiels die Funktionsweise dargestellt.

3.2 Aufstellung logischer Funktionen 27
Beispiel 2:
x 1 x 2 x 3 x 4 y
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 1
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 0
1 0 0 0 1
1 0 0 1 0
1 0 1 0 1
1 0 1 1 1
1 1 0 0 0
1 1 0 1 0
1 1 1 0 1
1 1 1 1 1
KV-Diagramm mit den Feldern für die High-Ausgangszustände:
Bild 3.6: Wahrheitstafel mit zugehörigem Karnaugh-Diagramm
Linkes Feld in B: K 1 = x 1 x 2 x 3 x 4 (3.13)
Rechtes Feld in B: K 2 = x 1 x 2 x 3 x 4 (3.14)

28 Logische Grundfunktionen der Digitaltechnik
Gesamtes Feld B: K 1 + K 2 = x 1 x 2 x 3 x 4 + x 1 x 2 x 3 x 4 (3.15)
Gesamtes Feld B: K 1 + K 2 = x 1 x 3 x 4 (x 2 + x 2 ) = x 1 x 3 x 4 (3.16)
Merke: Wechselt eine Eingangsgröße innerhalb eines Feldes,
so ist diese in der Funktion nicht zu berücksichtigen.
Es kann dem KV-Diagramm direkt entnommen werden, dass gilt:
K B = x 1 x 3 x 4 , K D = x 1 x 2 (3.17)
K C = x 1 x 3 , K A = x 2 x 4 (3.18)
Gesamtfunktion: y = K A + K B + K C + K D (3.19)
Gesamtfunktion: y = x 2 x 4 + x 1 x 3 x 4 + x 1 x 3 + x 1 x 2 (3.20)

3.3 Abgeleitete Grundfunktionen 29
3.3 Abgeleitete Grundfunktionen
y=x 1 + x 2 y = x 1 · x 2 y = x 1 + x 2 y = x 1 · x 2 y = x 1 ⊕ x 2 y = x 1 ⊕ x 2
OR UND NOR NAND EXOR EXNOR
x 1 x 2 ANTIV AEQUIV
0 0 0 0 1 1 0 1
0 1 1 0 0 1 1 0
1 0 1 0 0 1 1 0
1 1 1 1 0 0 0 1
Bild 3.7: Aus der UND- bzw. ODER-Funktion abgeleitete Grundfunktionen
Über Negation:
x 1 NORx 2 = x 1 + x 2 = x 1 x 2 (3.21)
x 1 NANDx 2 = x 1 x 2 = x 1 + x 2 (3.22)
Über die Äquivalenz- bzw. der Exklusiv-ODER-Funktion ergibt sich
y = x 1 AEQUIV x 2 = x 1 x 2 + x 1 x 2 . (3.23)
Durch deren Negation erhält man die Antivalenz-Funktion:
y = x 1 ANTIV x 2 = x 1 x 2 + x 1 x 2 (3.24)

30 Logische Grundfunktionen der Digitaltechnik
Praxis: In der Hardware lassen sich oft die NAND- und die NOR-Gatter einfacher (mit
weniger Transistoren) umsetzen als die UND- und die ODER-Funktion.
UND-Funktion aus NAND-Gattern:
UND-Funktion aus NOR-Gattern:
x 1 x 2 = x 1 x 2 = x 1 NANDx 2 (3.25)
ODER-Funktion aus NAND-Gattern:
x 1 x 2 = x 1 x 2 = x 1 + x 2 = x 1 NOR x 2 (3.26)
ODER-Funktion aus NOR-Gattern:
x 1 + x 2 = x 1 + x 2 = x 1 x 2 = x 1 NANDx 2 (3.27)
x 1 + x 2 = x 1 + x 2 = x 1 NOR x 2 (3.28)
Bild 3.8: Realisierung der Grundfunktionen mit NOR- und NAND-Gattern

31
Kapitel 4
Elektronische Schaltnetzwerke
4.1 Elektronische Schalter
4.1.1 Der ideale Schalter
geschlossener idealer Schalter:
offener idealer Schalter:
R 1 in = 0Ω ⇒ Verlustleistung P v = 0W ⇐ R 0 in = ∞Ω
gute Näherung wäre:
R 1 in = 0,1Ω
typische Werte für CMOS:
Rin 1 = 30 − 200Ω R0
R0 in = 10MΩ
in = 1 − 20MΩ
Weitere Eigenschaften des idealen Schalters:
− Leistungslose Ansteuerung
− Schaltzeit t sw → 0ns
− Temperaturunabhängig
Spannungsgesteuerte Schalter:
U s
R in
< 0,5V Rin
0
> 2V Rin
1

32 Elektronische Schaltnetzwerke
4.1.2 Der reale Schalter
Modell für den statischen Fall:
Modell für den dynamischen Fall:
Umschaltverhalten:
on → off ähnlich off → on

4.1 Elektronische Schalter 33
4.1.3 Der Schaltinverter
Realisierungsform in unipolarer Transistorlogik
Symbol
Logikschaltung
U in
V
U out
V
< 0,8 V cc
> 3,5 0
Beispiel für 5V - Logikschaltung:
Gegeben: V cc = 5V, R v = 1kΩ, U 0 in < 0,8V, U1 in > 3,5V, R on = 100Ω, R off = 1MΩ
Gesucht: Lastwiderstand R L bei Einhaltung der Logikpegel und Verlust P v
Zustand 1: U 0 in < 0,8V → U out > 3,5V
Ersatzschaltbild (ESB):
Wahl U out = 4V
Näherung: R off //R L = R p
!
= R L
Spannungsteiler V cc
U out
= R v + R L
R L
⇒ R L · 5
4 = R v + R L
⇒ R L = R v · 4
⇒ R L ≥ 4kΩ

34 Elektronische Schaltnetzwerke
Verluste: P v = V cc · I
mit I =
V cc folgt P v = V cc 2
R v + R L R v + R L
⇒ 10000 Inverter → 50W sehr groß!
= 5mW
Zustand 2: Kontrolle U out ≤ 0,8V für R on = 100Ω mit R L = 4kΩ
ESB:
R p = R on //R L = R on · R L
⇒ R p = 97,6Ω
R on + R L
U out R p
=
⇒ U out = 0,09V passt!
V cc R v + R p
Verluste:
P v = V 2
cc
R v + R p
⇒ P v = 22,8mW Dramatisch groß !
! Lässt sich mit R L → ∞ nicht verringern !

4.1 Elektronische Schalter 35
Abhilfe 1:
TOTEM - Pole - Ausgang
Gute Näherung:
Gesamte Verlustleistung
fällt für U 1 out an der
Last R L (z.B. mit 3kΩ) ab.
P v = V cc 2
R L
für U 0 out : klein
Abhilfe 2:
Komplementäre Transistorlogik (Stand der Technik, CMOS)
Logik aus „Öffner“
und „Schließer“!
Verluste so gering
wie bei Abhilfe 1
Sehr geringer statischer Eigenverbrauch, der nur in Speichern betrachtet werden muss.

36 Elektronische Schaltnetzwerke
4.1.4 Schaltnetzwerke mit Einheits-Schaltern
Das NOR-Gatter : 0 : ≤ 1 8 V cc 1 : ≥ 3 4 V cc
U A U B U out
0 0 1
0 1 0
1 0 0
1 1 0
Symbol:
Das NAND-Gatter :
U A U B U out
0 0 1
0 1 1
1 0 1
1 1 0
Symbol:

4.1 Elektronische Schalter 37
4.1.5 Schaltnetzwerke mit komplementären Schaltern
Anwendung: Statische Gatter der CMOS-Technik
Das NOR-Gatter : typisch: 0 : ≤ 1 8 V cc 1 : ≥ 3 4 V cc
U A U B U out
0 0 1
0 1 0
1 0 0
1 1 0
Das NAND-Gatter :
U A U B U out
0 0 1
0 1 1
1 0 1
1 1 0
Nachteil: Reihenschaltung von Schaltern reduzieren die Schaltgeschwindigkeit
Abhilfe: C 2 MOS: Clocked CMOS

38 Elektronische Schaltnetzwerke
Anwendung: Getaktete Gatterschaltungen der C 2 MOS-Technik
Prinzip:
Bild 4.1: Prinzip getaktete Gatterschaltung
Funktion:
U Takt = 0 : S1 geschlossen → U out = U CL ≈ V cc
U Takt = 1 : S1 geöffnet:
je nach Logik:
a) U CL über S2 entladen oder
b) U CL bleibt „high“
}
Abhängig von Logik
+ U 1 ,U 0 , ...

4.2 Schaltungstechnische Realisierung mit Bipolartransistoren 39
4.2 Schaltungstechnische Realisierung mit Bipolartransistoren
Im folgenden sollen verschiedene Schaltungstechniken zur Realisierung der Gatter vorgestellt
werden.
Jedoch man dafür zunächst das schaltungstechnische Grundverständnis der Diode.
4.2.1 Schaltungstechnische Grundlagen zur Diode
Das schaltungstechnische Symbol der Diode ist im Bild 4.2 dargestellt.
Bild 4.2: Schaltzeichen, Schaltbild bzw. Schaltungssymbol der Diode
Vereinfachte Funktionsbeschreibung:
• Ein Gleichstrom in Pfeilrichtung (Symbol der Diode) kann fliessen.
• Ein Gleichstrom entgegen der Pfeilrichtung der Diode wird gesperrt.
Das Sperrverhalten der Diode ist in der Praxis bis zu einer Durchbruchspannung U BR ,
die oft bei weit über 100V liegt, gegeben. D.h. , es fliessen nur vernachlässigbar geringe
Leckströme.
Etwas komplexer verhält es sich im Durchlassbereich. Detaillierter gibt die Strom-Spannungs-
Kennlinie einer Diode den Sachverhalt im Durchlassbereich wieder, Bild 4.3.
Erst wenn eine minimale Durchlassspannung (von 0,7V für eine Si-Diode) anlegt, dann
setzt der Stromfluss durch die Diode ein.
Eine ideale Diode wäre verlustfrei.
In der Praxis weist die Diode ohmsche Verluste auf. Diese Verluste können in erster Näherung
durch ein Serienwiderstand modelliert werden, Bild 4.4.
Die Diodenspannung, die an der verlustbehafteten Diode anliegt, berechnet sich aus der
folgenden Gleichung:
U D = U D
′
+ I D .R B . (4.1)
4.2.2 Schaltungstechnische Grundlagen zu Bipolartransistoren
Genauso wie die Diode, soll der bipolare Transistor ohne physikalische Beschreibung in
Kurzform eingeführt werden.
Das Schaltbild des bipolaren Transistors ist im Bild 4.5 dargestellt.
Zwischen der Basis und dem Emitter befindet sich eine Steuerdiode.
Wenn über diese Steuerdiode ein Stromfluss einsetzt, dann wird die Kollektor-Emitterstrecke
sehr niederohmig.

40 Elektronische Schaltnetzwerke
Bild 4.3: Strom-Spannungs-Kennlinie einer Diode
Bild 4.4: Ersatzschaltbild für Diode mit ohmschen Verlusten
Ansonsten ist diese Kollektor-Emitterstrecke sehr hochohmig.
Näherung für statische Zustände:
U BE ≤ 0,3V R CE : hochohmig (4.2)
U BE ≥ 0,7V R CE : niederohmig (4.3)
Logikdaten bei Transistorschaltungen
Bild 4.6 zeigt einen einfachen Inverter in bipolarer Schaltungstechnik.
Der relativ hochohmige Widerstand R B (im kΩ-Bereich) schützt die Steuerdiode vor Zerstörung
und der relativ niederohmige Widerstand R C begrenzt den maximalen Stromfluss
auf der Ausgangsseite.
Die Abhängigkeit der Ausgangsspannung U out von der Eingangsspannung U in ist ebenfalls
in Bild 4.6 dargestellt.
Mit
S H = U out H − U in H für S L = U in L − U out L (4.4)
lassen sich die Störabstände berechnen.

4.2 Schaltungstechnische Realisierung mit Bipolartransistoren 41
Bild 4.5: Schaltsymbole des Bipolartransistors
Bild 4.6: Emitterschaltung als einfacher Inverter (NICHT-Schaltung)
4.2.3 Transistor-Transistor-Logik (TTL)
„Klassische“ Realisierungsformen der digitalen Gatter wurden in Halbleiterschaltungen
(ICs) in der 74er-Reihe durchgeführt:
⇒
TTL: Transistor-Transistor-Logic
für V cc = 5V (Standard!)
Standard
Low-Power
TTL
Schottky TTL
Technische Kenndaten:
P VGatter :
Verlustleistung
je Gatter
10mW
2mW
f max :
Maximale
Schaltfrequenz
50MHz
50MHz

42 Elektronische Schaltnetzwerke
Problematik: Bipolare Transistoren werden in der Sättigung betrieben.
„Moderne“ Realisierungsform mittels bipolarer Transistoren:
⇒ ECL Emitter Coupled Logic
P VGatter
5mW
f max > 6GHz
Die ECL-Logic ist Standard für High-Speed-Gatter in Hochfrequenz-Schaltungen.
Schaltungstechnik der TTL-Gatter
Anhand des Bildes 4.7 mit der Umsetzung eines NAND-Gatters basierend auf der zugehö-
x 2 x 1 y
rigen Wahrheitstabelle
0 0 1
0 1 1
1 0 1
1 1 0
Tab. 4.1.: Wahrheitstafel des NAND-Gatters
soll die Funktionsweise der TTL-Technologie erläutert werden.
Bild 4.7: Aufbau eines NAND-Gatters in der Standard-TTL-Technik
Der Eingangstransistor V 1 mit dem Doppelemitter (wie zwei parallel geschalteten B-E-
Dioden) zieht die Spannung der Basis von V 2 auf den Low-Pegel herunter, sofern eine der
beiden Eingangsspannungen im Bereich des Low-Pegels ist.
Die weitere Schaltung entspricht den bereits eingeführten TOTEM-Pole-Ausgang (in bipolarer
Transistortechnologie).
V 2 fungiert als Inverter für die Endstufe V 3 . Dadurch schalten V 3 und V 4 im so genannten
Gegentaktbetrieb, d.h. nur einer dieser beiden Transistoren kann durchgeschaltet sein.
Folglich gibt es nie einen direkten Stromfluß über den Signalpfad der Endstufe gegen Masse.

4.2 Schaltungstechnische Realisierung mit Bipolartransistoren 43
Anders sieht es bei dem direkten Signalpfad über der C-E-Strecke von V 2 aus. Über diesen
Pfad fällt nach der Auslegung nach Bild 4.7 bereits eine Leistung von 9,6mW ab.
Schaltungstechnik der Schottky-TTL-Gatter
Die Schaltungstechnik der Schottky-TTL-Gatter basiert aus einen beschalteten bipolaren
Transistor, wie dieser im Bild 4.8 dargestellt ist.
Bild 4.8: Innerer Aufbau des bipolaren Schottky-Transistors und dessen Schaltsymbol
Die zugehörige Übertragungskennlinie eines Low-Power Schottky-TTL-Inverter ist im Bild 4.9
dargestellt.
Bild 4.9: Übertragungskennlinie eines Low-Power Schottky-TTL-Inverter
Die spezielle Schottky-Diode hat eine Diodenflussspannung von nur 0,4V. Somit liegt nie
eine größere Spannung als diese 0,3V über der B-C-Strecke (s. Bild 4.8). Diese geringe
Spannung verhindet, dass der Transistor über der C-E-Strecke in Sättigung geht, was bei
der Standard-TTL-Technik der Fall ist.
Da die Transistoren nicht mehr in Kompression sind, kann die innere Widerstandsbeschaltung
deutlich hochohmiger ausfallen, was zur Folge hat, dass diese Technik nur ein fünftel
des Stromverbrauches der Standard-TTL-Technologie aufweist, Bild 4.10.

44 Elektronische Schaltnetzwerke
(Ver-
Bild 4.10: Low-Power-Schottky-TTL-NAND-Gatter vom Typ 74LS00
lustleistung P v = 2mW , Gatterlaufzeit t p d = 10ns)
4.2.3.1 Open-Collector-Ausgänge
Öfters tritt das Problem auf, dass mehrere Gatterausgänge zusammengeschalten werden
müssen. Dieses Problem kann einfach bewältigt werden, wenn man Gatter mit den so
genannten Open-Collector-Ausgänge verwendet.
Hierbei wird lediglich in der Endstufe der pull-up-Transistor ( V 3 im Bild 4.7) durch den
Widerstand R C im Bild 4.11 ersetzt.
Bild 4.11: Logische Verknüpfung von Gatter-Ausgängen mit offenem Kollektor
Die Endstufe verhält sich somit genauso wie die Inverterstufe nach Bild 4.6.
Die verknüpfte Endstufe aller Gatter stellt eine logische AND-Verbindung (hier ist die
Vorstufe mit zu berücksichtigen) dar.
Die zugehörige Darstellung der logischen Symbole ist im Bild 4.12 für die Wired-AND-
Verknüpfung ausgeführt.

4.2 Schaltungstechnische Realisierung mit Bipolartransistoren 45
Bild 4.12: Darstellung einer Wired-AND-Verknüpfung mit logischen Symbolen. Das Symbol
in den Gattern bedeutet Open-Collector-Ausgang, der im aktiven Zustand in den low-Zustand
geht.
Mit den Open-Collector-Ausgängen lässt sich über
y 1 + y 2 + .... + y n = y 1 · y 2 · ...y n (4.5)
auch eine Wired-OR-Verknüpfung gemäß Bild 4.13 realisieren.
Bild 4.13: Wired-OR-Verknüpfung mit Open-Collector-Ausgängen

46 Elektronische Schaltnetzwerke
4.2.3.2 Tristate-Ausgänge
Eine weitere Alternative für die Zusammenschaltung von mehreren Gatterausgängen bieten
die so genannten Tristate-Ausgänge.
Gatter mit diesen Ausgängen haben ein zusätzliches Eingangssignal: EN (engl. “enable“).
Wenn dieser Eingang nicht freigegeben ist, dann ist der Ausgang hochohmig (Z-Zustand)
und hat somit kein Einfluss auf die digitale Logik.
Die Wahrheitstabelle 4.2 illustriert das Verhalten eines Inverters mit Tristate-Ausgang.
EN x y
0 0 Z
0 1 Z
1 0 1
1 1 0
Tab. 4.2. Wahrheitstabelle eines Inverters mit dem Zustand Z für eine hochohmige Ausgangsimpedanz
Eine mögliche Realisierung dieses Inverters ist im Bild 4.14 dargestellt.
Bild 4.14: Inverter mit Tristate-Ausgang
Das zugehörige Schaltsymbol zeigt Abbildung 4.15.
Bild 4.15: Schaltsymbol eines Inverters

4.3 Schaltungstechnische Realisierung mit MOS-Transistoren 47
4.3 Schaltungstechnische Realisierung mit MOS-Transistoren
Transistortyp:
Metal Field
Oxid Effect
Semiconductor Transistor
⎫
⎪⎬
⎪⎭
MOSFET
MOS-Transistoren werden heutzutage in einer größeren Anzahl von technologischen Ausführungen
hergestellt. Sie sind die Transistorart, die am häufigsten eingesetzt wird.
In der Digitaltechnik (einschließlich der High-End-Computertechnik) sind die so genannten
CMOS-Transistorschaltungen heutzutage der absolute Standard.
Wie im Weiteren gezeigt wird, bieten bereits die CMOS-Gatterschaltungen gegenüber den
TTL-Schaltungen so viele Vorteile, dass es in der Regel keinen Grund mehr gibt die TTL-
Technologie einzusetzen.
4.3.1 Aufbau der MOS-Transistoren
Aufgrund der Wichtigkeit dieser MOS-Technologie soll zunächst der physikalische Aufbau
dieser Feldeffekttransistoren erläutert werden.

48 Elektronische Schaltnetzwerke
n-Typ
G: Gate, S: Source, D: Drain, B: Body
Bild 4.16: N-Type Transistor
U GS < 1V
U GS > 2V
I D sehr klein: Schalter sperrt
Negativer B-Kontakt „zieht“⊕ nach unten.
Positiver G-Kontakt „zieht“⊖ an.
Dünne ⊖ Schicht
Bild 4.17: N-Type Transistor geschlossen
⇒ I D kann als „Elektronenstrom“ fließen ⇒ Schalter geschlossen

4.3 Schaltungstechnische Realisierung mit MOS-Transistoren 49
Schaltbild:
n-Kanal MOS-Transistor
B: Body
D: Drain
G: Gate
S: Source
Entspricht einem Schalter:
p-Typ
U GS > −1V
U GS < −2V
Schaltbild:
Dotierungen sind invertiert zum n-Typ
→ aus ⊖ wird ⊕, aus ⊕ wird ⊖.
I D sehr klein: Schalter ist geöffnet
I D groß: Schalter ist geschlossen
Entsprechender Schalter:

50 Elektronische Schaltnetzwerke
Anwendung als Inverter (Treiber)
in sogenannter komplementärer (CMOS) Technik
Bild 4.18: Komplementärinverter
Hier:
U in > 4V
U in < 1V
S1 leitend ; S2 sperrend
S1 sperrend ; S2 leitend
U out ohne Last
⇒ ≈ 0V bzw. ≈ 5V
U out mit Last R L
⇒ Spannungsteiler!
Realisierungsform in der 54-Reihe:
V cc : 2 − 6V f max : 100MHz
Bild 4.19: Verluste eines Inverters in Abhängigkeit von der Umschaltfrequenz

4.4 Schaltverhalten von CMOS-Invertern 51
4.4 Schaltverhalten von CMOS-Invertern
Inverter mit kapazitiver Last
Regel 1: Je größer die elektrischen Felder (∼ V cc ,U in ), desto schneller schaltet eine CMOS-Schaltung.
Regel 2: Die Umschaltzeiten sind proportional zur Lastkapazität C L .
Bild 4.20: Umschaltzeiten und deren Variablen einer digitalen Gatters
In der Praxis: t d ̂= t df ̂= t dr ̂= 1 4 (t r + t f )
t f : Abfallzeit (Fall-Time)
t r : Anstiegszeit (Rise-Time)
t d : Verzögerungszeit (Delay-Time)
t r ≈ α · C L , t f ≈ β · C L

52 Elektronische Schaltnetzwerke
Anwendungsbeispiel
Gegeben:
α = β = 1 ns
pF ; C L in
= 10pF pro Gattereingang; t r = t f ; t D = tr 2
Gesucht: Welche Schaltung ist schneller?
Rechnung:
Aufbau A
t gesA = t D + t r
2 = t r
2 + t r
2 = 1 · α · C L · 4
t gesA = 1 · 1 ns · 40pF = 40ns
pF
Aufbau B
t D1 = t D2 = t r
2 = α · C L · 2
= 1 ns · 10pF = 10ns
2 pF
t gesB = t D1 + t D2 + t r
2
t gesB = 20ns + α · C L · 2 · 1
2 = 30ns
⇒
t gesB < t gesA

4.4 Schaltverhalten von CMOS-Invertern 53
M54HC00
M74HC00
QUAD 2-INPUT NAND GATE
HIGH SPEED
tPD = 6 ns (TYP.) AT VCC = 5 V
LOW POWER DISSIPATION
I CC = 1 µA (MAX.) AT T A = 25 °C
HIGH NOISE IMMUNITY
VNIH = VNIL = 28 % VCC (MIN.)
OUTPUTS DRIVE CAPABILITY
10 LSTTL LOADS
BALANCED PROPAGATION DELAYS
tPLH = tPHL
WIDE OPERATING VOLTAGE RANGE
V CC (OPR) = 2 V TO 6 V
PIN AND FUNCTION COMPATIBLE
WITH 54/74LS00
. SYMMETRICAL OUTPUT IMPEDANCE
⏐I OH⏐ = I OL = 4 mA (MIN.)
B1R
(Plastic Package)
M1R
(Micro Package)
F1R
(Ceramic Package)
C1R
(Chip Carrier)
ORDER CODES :
M54HC00F1R M74HC00M1R
M74HC00B1R M74HC00C1R
PIN CONNECTIONS (top view)
DESCRIPTION
The M54/74HC00 is a high speed CMOS QUAD 2-
INPUT NAND GATE fabricated in silicon gate
C 2 MOS technology. It has the same high speed performance
of LSTTL combined with true CMOS low
power consumption. The internal circuit is composed
of 3 stages including buffer output, which enables
high noise immunity and stable output. All
inputs are equipped with protection circuits against
static discharge and transient excess voltage.
INPUT AND OUTPUT EQUIVALENT CIRCUIT
NC =
No Internal
Connection
December 1992
1/9

54 Elektronische Schaltnetzwerke
M54/M74HC00
TRUTH TABLE
IEC LOGIC SYMBOL
A B Y
L L H
L H H
H L H
H H L
PIN DESCRIPTION
PIN No SYMBOL NAME AND FUNCTION
1, 4, 9, 12 1A to 4A Data Inputs
2, 5, 10, 13 1B to 4B Data Inputs
3, 6, 8, 11 1Y to 4Y Data Outputs
7 GND Ground (0V)
14 V CC Positive Supply Voltage
SCHEMATIC CIRCUIT (Per Gate)
ABSOLUTE MAXIMUM RATINGS
Symbol Parameter Value Unit
VCC Supply Voltage -0.5 to +7 V
V I DC Input Voltage -0.5 to V CC + 0.5 V
VO DC Output Voltage -0.5 to VCC + 0.5 V
I IK DC Input Diode Current ± 20 mA
I OK DC Output Diode Current ± 20 mA
IO DC Output Source Sink Current Per Output Pin ± 25 mA
I CC or I GND DC V CC or Ground Current ± 50 mA
P D Power Dissipation 500 (*) mW
Tstg Storage Temperature -65 to +150
T L Lead Temperature (10 sec) 300
Absolute Maximum Ratings are those values beyond whichdamage to the device may occur. Functional operation under these condition isnotimplied.
(*) 500 mW: ≅ 65 o C derate to 300 mW by 10mW/ o C: 65 o C to 85 o C
o C
o C
2/9

4.4 Schaltverhalten von CMOS-Invertern 55
M54/M74HC00
RECOMMENDED OPERATING CONDITIONS
Symbol Parameter Value Unit
VCC Supply Voltage 2 to 6 V
V I Input Voltage 0 to V CC V
VO Output Voltage 0 to VCC V
Top
Operating Temperature: M54HC Series
M74HC Series
-55 to +125
-40 to +85
t r , t f Input Rise and Fall Time V CC = 2 V 0 to 1000 ns
V CC = 4.5 V 0 to 500
VCC = 6 V 0 to 400
o C
o C
DC SPECIFICATIONS
Symbol
V IH
V IL
V OH
VOL
II
ICC
Parameter
High Level Input
Voltage
Low Level Input
Voltage
High Level
Output Voltage
Low Level Output
Voltage
Input Leakage
Current
Quiescent Supply
Current
V CC
(V)
Test Conditions
TA = 25 o C
54HC and 74HC
Value
-40 to 85 o C
74HC
-55 to 125 o C
54HC
Min. Typ. Max. Min. Max. Min. Max.
2.0 1.5 1.5 1.5
4.5 3.15 3.15 3.15
6.0 4.2 4.2 4.2
2.0 0.5 0.5 0.5
4.5 1.35 1.35 1.35
6.0 1.8 1.8 1.8
2.0
1.9 2.0 1.9 1.9
V I =
4.5 I O =-20 µA 4.4 4.5 4.4 4.4
V IH
6.0 or
5.9 6.0 5.9 5.9
4.5 VIL I O =-4.0 mA 4.18 4.31 4.13 4.10
6.0 I O =-5.2 mA 5.68 5.8 5.63 5.60
2.0
0.0 0.1 0.1 0.1
VI =
4.5 IO= 20 µA
0.0 0.1 0.1 0.1
VIH
4.5 V IL IO= 4.0 mA 0.17 0.26 0.33 0.40
6.0 or
0.0 0.1 0.1 0.1
6.0 I O = 5.2 mA 0.18 0.26 0.33 0.40
6.0
VI = VCC or GND ±0.1 ±1 ±1 µA
6.0 VI = VCC or GND 1 10 20 µA
Unit
V
V
V
V
3/9

56 Elektronische Schaltnetzwerke
M54/M74HC00
AC ELECTRICAL CHARACTERISTICS (CL = 50 pF, Input tr = tf = 6 ns)
Symbol
t TLH
t THL
t PLH
t PHL
Parameter
Output Transition
Time
Propagation
Delay Time
VCC
(V)
Test Conditions
TA = 25 o C
54HC and 74HC
Value
-40 to 85 o C
74HC
-55 to 125 o C
54HC
Min. Typ. Max. Min. Max. Min. Max.
2.0 30 75 95 110
4.5 8 15 19 22
6.0 7 13 16 19
2.0 27 75 95 110
4.5 9 15 19 22
6.0 8 13 16 19
CIN Input Capacitance 5 10 10 10 pF
CPD (*) Power Dissipation
20
pF
Capacitance
(*) CPD is defined as the value of the IC’s internal equivalent capacitance which is calculated from the operating current consumption without load.
(Refer to Test Circuit). Average operting current can be obtained by the following equation. ICC(opr) = CPD •VCC •fIN + ICC/4 (per Gate)
Unit
ns
ns
SWITCHING CHARACTERISTICS TEST CIRCUIT
TEST CIRCUIT I CC (Opr.)
INPUT WAVEFORM IS THE SAME AS THAT IN CASE OF SWITCHING CHARACTERISTICS TEST.
4/9

4.5 CMOS-Transmission-Gate 57
4.5 CMOS-Transmission-Gate
Bisher wurden nur „Shunt“-Schalter betrachtet.
Nun soll ein „Serien“-Schalter betrachtet werden.
1 : > 3 4 V cc
0 : < 1 8 V cc
G R s /Ω
1 0
0 ∞
1. Versuch: N-MOSFET
a) U G = 0V ⇒ R s → ∞Ω
b) U G = V cc
Nur R s → 0Ω für U in < V cc − 2V (L-Bereich)
2. Versuch: P-MOSFET
a) U G = V cc ⇒ R s → ∞Ω
b) U G = 0V
Nur R s → 0Ω für U in > 2V (H-Bereich)

58 Elektronische Schaltnetzwerke
Aufbau: CMOS-Transmission-Gate
Das Bild4.21 zeigt die Parallelschaltung beider Transistortypen zur Erzielung eines durchgängig
niederohmigen Transmissionverhaltens.
Bild 4.21: Abhängigkeit des On-Widerstands von der Signalspannung bei eingeschaltetem
Transmission-Gate
Die zugehörige Hardware-Realisierung zeigt das folgende Bild.
Die Schaltlogik und das Symbol wird im Weiteren dargestellt.
Logik
Symbol
U s /V cc R s /Ω
ideal 1 0
0 ∞

4.5 CMOS-Transmission-Gate 59
Beispiel:
Im folgenden Beispiel werden Transmission-Gates für die Verringerung der kapazitiven Last
und somit der Schaltzeiten eingesetzt.
t gesA = 40ns
t gesB = 20ns
−→ Sehr hilfreich zur C L Verringerung in Logikschaltungen!

60 Elektronische Schaltnetzwerke
4.6 Elektronische Schnittstellen
Im Weiteren sollen elektronische Schnittstellen zu den Digitalsignalen vorgestellt werden.
Um diese zu verstehen ist das Wissen über Operationsverstärker notwendig.
Zum Veständnis der Operationsverstärker ist das grundlegende Verständnis des Differenzverstärkers
von wichtigster Bedeutung.
4.6.1 Grundschaltungen der Differenzverstärker
Der Differenzverstärker ist ein symmetrischer Verstärker mit zwei Eingängen und zwei
Ausgängen.
Symmetrische Verstärker sollen Signale, die einerseits als positive Spannung und andererseits
als negative Spannung (und gleich groß wie das positve Signal) vorliegen, verstärken.
Der Differenzverstärker besteht aus zwei Emitter- bzw. Sourceschaltungen, die von einer
gemeinsamen Stromquelle gespeist werden, 4.22.
Bild 4.22: Grundschaltung des Differenzverstärkers
Die Stromquelle hält die Summe der Ströme konstant.
2I 0 = I C1 + I B1 + I C2 + I B2 ≈ I C1 + I C2 mit B = I C /I B ≫ 1 (4.6)
2I 0 = I D1 + I D2 (4.7)
Für die weiteren Berechnung soll gelten: R C = R C1 = R C2 und R D = R D1 = R D2 .
Die Eingangsspannungen U e1 und U e2 sollen durch die Gleichtaktspannung U Gl und die
Differenzspannung U D ausgedrückt werden. Die Differenzspannung wird oft auch als
Gegentaktspannung bezeichnet.
Es gilt
bzw.
U Gl = U e1 + U e2
2
, U D = U e1 -U e2 (4.8)
U e1 = U Gl + U D
2
, U e2 = U Gl − U D
2
. (4.9)

4.6 Elektronische Schnittstellen 61
Idealerweise sind es in einem symmetrischen System die Gleichtaktspannungen null.
In der Praxis gibt es aber mehr oder minder große Gleichtaktspannungsanteile in den
beiden Signalen U e1 und U e2 . Ein Beispiel zeigt das folgende Bild 4.23
1.5
1
Ue1
Ue2
Ugl
Ud
0.5
Spannung in Volt
0
−0.5
−1
−1.5
0 2 4 6 8 10 12 14 16 18
Zeit in ns
Bild 4.23: Gleich- und Gegentaktsignale im Spannung-Zeit-Diagramm
In diesem Bild werden die Eingangsspannungen U e1 und U e2 wie auch die Gleichtaktspannung
U Gl und die Differenzspannung U D dargestellt.
Es gelten für die dargestellten Spannungswerte die Zusammenhänge nach Gleichung (4.8)
bzw. Gleichung (4.9).
Im Bild 4.24 werden die Eingangsspannungen U e1 und U e2 durch die Gleichtaktspannung
U Gl und die Differenzspannung U D ersetzt. Wichtig ist hier zu erkennen, dass sich in der
Schaltung nichts geändert hat.

62 Elektronische Schaltnetzwerke
Bild 4.24: Ersetzen der Eingangsspannungen U e1 und U e2 durch die Gleichtaktspannung U Gl
und die Differenzspannung U D
4.6.2 Gleichtakt- und Differenzverstärkung
Anregung mit einem Gleichtaktsignal
Zunächst soll der Differenverstärker nur mit einem Gleichtaktsignal angeregt werden, d.h.
U D = 0 . Es gilt in diesem Fall
I Cl = I C2
B≫1
≈ I 0 bzw. I D1 = I D2 = I 0 . (4.10)
Für die Ausgangsspannungen gilt hier:
U al = U a2 ≈ U b − I 0 R C bzw. U a1 = U a2 = U b − I 0 R D . (4.11)
Die Steilheit der Grade der Ausgangsspannung zur Eingangsspannung des Gleichtaktsignales
wird als Gleichtaktverstärkung (engl. common mode gain) bezeichnet:
A Gl = dU a1
dU Gl
| UD = 0 = dU a2
dU Gl
| UD = 0 . (4.12)
Diese ist beim Differenzenverstärker in der Praxis sehr gering: A Gl = −10 −4 ... − 1 .

4.6 Elektronische Schnittstellen 63
Anregung mit einem Gegentaktsignal
Die Differenzansteuerung ist die Betriebsart für die der Verstärker optimiert ist.
Die zugehörige Differenzverstärkung (engl. differential gain) ergibt sich aus
A D = dU a1
dU D
| UGl =konst. = − dU a2
dU D
| UGl =konst. . (4.13)
Diese ist beim Differenzenverstärker in der Praxis bei Einsatz von R C bzw. R D : A D =
−10... − 100 .
Ersetzt man R C bzw. R D durch je eine Stromquelle, so erhält man sogar A D = −100... −
1000 .
Gleichtaktunterdrückung
Das Verhältnis der Differenzverstärkung zur Gleichtaktverstärkung wird Gleichtaktunterdrückung
(engl. common mode rejection ratio, CMRR) genannt.
Dieser oft als logarithmisch angegebener Wert soll in der Praxis möglichst groß sein.
Es gilt
CMRR = A D
A Gl
. (4.14)

64 Elektronische Schaltnetzwerke
4.6.3 Grundlagen der Operationsverstärker
Operationsverstärker sind integrierte Schaltungen, die einen Differenzverstärker in der Eingangsstufe
aufweisen, dessen Ausgangssignal durch eine oder mehrere Treiberstufen weiter
verstärkt wird.
Der Operationsverstärker als Differenzenverstärker
Bild 4.25 zeigt den Operationsverstärker (kurz OP) zur Verstärkung des Differenzsignales
zwischen den zwei Eingangsspannungen U e1 = U + und U e2 = U − .
Bild 4.25: Schaltbild des Differenzverstärkers
Es gilt U out = A open · (U + − U − ) .
A open = A D : Verstärkungsfaktor des Differenzsignales
Weiterhin gilt
−U B ≤ U out ≤ U B
und I + = I − = 0A .

4.6 Elektronische Schnittstellen 65
Der negativ-rückgekoppelte ideale Differenzverstärker
Der am Eingang hochohmige negativ-rückgekoppelte OP wird oft für die Stromverstärkung
eingesetzt.
Bild 4.26: Negativ-rückgekoppelter idealer Differenzverstärker
Die OP-Schaltung mit der extrem großen Verstärkung sorgt für: U + ≃ U − .
Rechnung:
U − = U out = A open · (U + − U − )
A open · U + = U− · (1 + A open )
U − = U + ·
A open
1 + A open
≃ U +
Man erkennt, dass die Spannungsverstärkung gleich eins ist. Jedoch kann dieser OP nunmehr
einen relativ großen Strom treiben.
Diese Eigenschaft, die im Weiteren sogar als U + = U −
Bedeutung für die folgenden wichtigen OP-Schaltungen.
verwendet wird, ist von großer

66 Elektronische Schaltnetzwerke
Der nichtinvertiernde Operationsverstärker
Der nichtinvertiernde Operationsverstärker zeichnet sich durch einen hochohmigen Eingangswiderstand
und einen einstellbare Spannungsverstärkung aus. Über ein Zwangsanpassungswiderstand
lässt sich auch der Eingangswiderstand einstellen.
Bild 4.27: Nichtinvertiernder Operationsverstärker
Für die Spannungsverstärkungsfaktor gilt:
A n = U out
U in
.
Für die im Bild 4.27 dargestellten Ströme gilt die einfache Gleichung
I = I 1 = I 2 .
Mit
U out = (R 1 + R 2 ) · I und U − = R 1 · I
läuft sich für die Verstärkung
A n = U out
U in
= U out
U +
= U out
U −
A n = (R 1 + R 2 ) · I
R 1 · I
= R 1 + R 2
R 1
= 1 + R 2
R 1
herleiten.

4.6 Elektronische Schnittstellen 67
Der invertierende Operationsverstärker
Der invertierende OP wird am häufigsten eingesetzt. Bei dieser Beschaltung lässt sich neben
der Spannungsverstärkung auch der Eingangswiderstand einstellen.
Bild 4.28: Schaltbid des invertierenderenden Operationsverstärkers
Erneut gilt für die Spannungsverstärkungsfaktor:
A i = U out
U in
.
dass U + = 0V gilt und weiterhin gilt U − = U + muss auch gelten: U − = 0V .
Es gilt für die Ströme:
I 1 + I 2 = 0A bzw. I 1 = −I 2 .
Folglich lässt sich für die Ströme der Zusammenhang
U in
= − U out
R 1 R 2
aufstellen, der zur einfachen Auslegungsgleichung
A i = U out
U in
= − R 2
R 1
der OP-Schaltung führt.

68 Elektronische Schaltnetzwerke
4.6.4 Digital-/Analog-Wandler
Das folgende Bild 4.29 zeigt einen Digital/Analog-Wandler (kurz DA-Wandler), der auf
dem so genannten Wägeverfahren basiert.
Bild 4.29: 4-Bit-Digital-/Analog-Wandler
Der über die Logiksignale U i einstellbare Parallelwiderstand berechnet sich aus
1
R Un−1 ...U 0
=
n−1 ∑
i=0
d i
2 n−i R
=
n−1 ∑
i=0
d i · 2 i
2 n R
.
Mit
〈d〉 = n−1 ∑
i=0
d i · 2 i
1
R Un−1 ...U 0
=
vereinfacht sich der Parallelwiderstand zu
∑ n−1
i=0 d i · 2 i
2 n R
= 〈d〉
2 n R
für U i = U B , wenn d i = 1 und U i = 0 wenn d i = 0 gilt
d = [d n−1 ,....,d 0 ] = [110,....,000] .
Somit gilt für die Verstärkung
R
A = − = −R ·
R Un−1 ...U 0
A = −R ·
〈d〉
2 n R = −〈d〉 2 n .
1
R Un−1 ...U 0
bzw.
Und letztlich für die analoge Ausgangsspannung:
U out = − 〈d〉
2 n · U B .

4.6 Elektronische Schnittstellen 69
4.6.5 Analog/Digital-Wandler
Das folgende Bild 4.30 zeigt einen Analog/Digital-Wandler (kurz AD-Wandler), der auf
dem so genannten Wägeverfahren basiert.
Bild 4.30: 4-Bit-Analog-/Digital-Wandler
Bei der A/D- wie auch bei der D/A-Wandlung gibt es einen Fehler, der kleiner bzw. gleich
dem kleinsten zu wandelnden Spannungswert ist.
In der Praxis gibt es insbesondere bei der Wandlung von schnellen Signalen noch viele
weitere Fehlerquellen.

70 Elektronische Schaltnetzwerke
4.7 CMOS-Schaltwerke
Gegenüber Schaltnetzen haben Schaltwerke ein Gedächtnis (Speicher). In der Praxis beinhalten
diese Schaltwerke oft ein Schaltnetz und ein Speicher.
4.7.1 Das RS-Flip-Flop
Realisierung als statisches Flip-Flop
S = Setzen
R = Rücksetzen
R S Q n+1 Q n+1
0 0 Q n Q n
0 1 1 0
1 0 0 1
1 1 Verboten
Symbol:
Funktionsbeschreibung:
1. Ausgangszustand S = 1 ; R = 0
aus S = 1 folgt zwingend Q = 0 -> Q = 1
2. Umschaltung S = 0 ; (R = 0)
da Q n = 1 folgt zwingend Q = 0
3. Umschaltung R = 1 ; (S = 0)
aus R = 1 folgt zwingend Q = 0 -> Q = 1
4. Verboten: Umschaltung S = 1 (R = 1)
aus S = 1 folgt zwingend Q = 0 somit Q = Q
← !Verboten!

4.7 CMOS-Schaltwerke 71
Zeitdiagramm eines RS-FF (Flip-Flop)
Bild 4.31: Zeitdiagramm RS-FF
Das RS-FF ist ein 1 Bit-Speicher!
Es speichert, welcher Eingang zuletzt eine 1 hatte.
Das vorgestellte RS-FF wird häufig zum „Entprellen“ von
mechanischen Umschaltern (z.B. Tastatur) eingesetzt.
Bild 4.32: Entprell-RS-FF
Bild 4.33: Entprell-RS-FF Diagramm

72 Elektronische Schaltnetzwerke
In Digitalschaltungen (sequenzielle Funktionsblöcke) werden nur getaktete RS-FF
(als Speicher) eingesetzt.
Getaktetes RS-FF: Symbol:
Bild 4.34: Getaktetes RS-FF
Bild 4.35: Getaktetes RS-FF Symbol
Funktion:
C = 0
C = 1
keine Änderung der Ausgänge
wie statisches RS-FF
„Flankengesteuertes“ RS-FF
• Es werden nur die Zustände während der pos. oder neg. Flanke des Taktes
berücksichtigt.
Bild 4.36: Getaktetes RS-FF Diagramm

4.7 CMOS-Schaltwerke 73
4.7.2 Das statische D-Flip-Flop
Realisierung aus Inverter & RS-FF
Symbol
Bild 4.37: Statisches D-FF
Realisierung als CMOS-Schaltung:
Wahrheitstabelle
D Q n+1 Q n+1
0 0 1
1 1 0
Bild 4.38: CMOS D-FF
Statisches FF:
Info (Q) bleibt erhalten, so lange V cc anliegt!

74 Elektronische Schaltnetzwerke
4.7.3 Das dynamische D-FF
Dynamisches FF: Information bleibt nur kurzzeitig (z.B. 64ms) erhalten.
Realisierung als CMOS-Schaltung:
Bild 4.39: Dynamisches D-FF
⇒ Speicherzelle für 1 Bit
Nachteil: Dateneingang und Datenausgang sind kurzzeitig verbunden.
Dynamisches Master-Slave Register:
C M : C Master
C S : C Slave
Diese Zweitakt-Register können gleichzeitig beschrieben und gelesen werden.

4.7 CMOS-Schaltwerke 75
4.7.4 N-Bit Register
Register: Einzeiliger Speicher z.B. als Zwischenspeicher in einer CPU.
Realisierung aus N D-Flip-Flops:
Bild 4.40: N-Bit Register mit statischem D-FF oder MS D-FF
Mit einem Taktimpuls werden die Daten am Eingang (N-Bit)
übernommen und gespeichert.
Ab dem zweiten Taktimpuls stehen die Daten am Ausgang zur Verfügung.
Zugriffzeiten < 1ns (halbe Prozessortaktrate)
Speicherkapazität z.B N = 64bit
Nomenklatur: Die Registerinformation (z.B. 64 bit) wird als „Wort“ bezeichnet.

76 Elektronische Schaltnetzwerke
4.7.5 Das JK-Flip-Flop
Auch als JK-Master-Slave-FF bezeichnet.
Bild 4.41: JK-Flip-Flop Realisierung
Symbol
J K Q n+1
0 0 Q n Speichern
0 1 0 Rücksetzen
1 0 1 Setzen
1 1 Q n Kippen
Funktion:
Slave schaltet durch invertierten Takt einen halben Takt später.
Rückkopplung von Q und Q auf AND-Gatter verhindern den verbotenen Zustand.

77
Kapitel 5
Digitale Speicher
Speicher sind Bausteine, die digitale Informationen aufnehmen und wieder abgeben können.
Bild 5.1: Aufteilung der verschiedenen MOS-Speicher
Bezeichnung
Bemerkung
ROM Read Only Memory Nur-Lese-Speicher
EPROM Electrically Pogrammable ROM Elektr. programmierbar, mit UV-
Strahlung lösbar
OPT One Time Programmable EPROM Einmal elektr. programmierbar
EEPROM Elektr. Erasable Progr. ROM Elektr. programmier- und löschbar
ROM (byteweise)
FEPROM Flash Erasable PROM Elektr. progr. und global löschbar
SRAM Static Random Access Memory Statischer Speicher mit wahlfreiem
Zugriff
DRAM Dynamic Random ACCESS Memory Dynamischer Speicher mit wahlfreiem
Zugriff

78 Digitale Speicher
5.1 Der Nur-Lese-Speicher (ROM)
Erklärung: ....
Bild 5.2: Eine Auswahl-Zelle
5.1.1 Dekoder
Dekoder sind notwendig zur Auswahl von Zeilen und Spalten der Speichermatrix
Adresse: Eingangswort N-bit
Wortleitung: Ausgangswort M = 2 N
Aufbau:
Bild 5.3: Links: Aufbau eines Dekoders; Rechts: Tabelle für die Auswahl von Speicherfeldern
Funktionsweise:
Nur wenn alle 3 N-Transistoren einer Zeile sperren, kann der P-Transistor
leitend werden und ein High-Signal ausgegeben werden.

5.1 Der Nur-Lese-Speicher (ROM) 79
5.1.2 Das Speicherfeld
Das Speicherfeld ist ähnlich aufgebaut wie der Dekoder:
Bild 5.4: Speicherfeld
Funktionsweise:
Nur eine WL wird angesteuert.
Dadurch wird eine gespeicherte Information einer Zeile auf die BL gegeben.
Digitalcode: N-FET vorhanden ̂= 0
" nicht " ̂= 1
Speichergöße C = (N + 1)(M + 1) bit
(bit: binary digit)
Zugriffszeit ∼ Feldgröße

80 Digitale Speicher
5.1.3 Gesamtarchitektur eines ROMs
Bild 5.5: Gesamtarchitektur eines ROMs
Anzahl der zu
adressierenden Wörter :
Anzahl der WL :
Anzahl der BL :
2 (N+M)
K = 2 N
L = 2 M
- Da die Laufzeiten in einem Feld oft zu groß werden,
schaltet man mehrere parallel.
• Problem: ROM ist unflexibel

5.2 Das EPROM 81
5.2 Das EPROM
Funktion: Elektrisch programmierbar und optisch (UV-Licht) löschbar.
⇒ Flexibel einsetzbar
EPROM-Transistorzelle im Speicherfeld
Bild 5.6: EPROM
Programmierung mit I D = 0,5mA über 1 − 10µs pro Zelle
Löschung mit UV-Licht ca. 20 Min.
Teuer ist das UV-transparente Gehäuse.
Billige „Sonderlösung“:
OPT-EPROM :
EPROM im Standardgehäuse.
One Time Programmable (Oft ROM - Ersatz)
• EPROM’s können einige hundert mal umprogrammiert werden.

82 Digitale Speicher
Nach der Programmierung verändert sich das Kennlinienverhalten:
Bild 5.7: EPROM Kennlinie
Hierin liegt die „digitale“ Information.
⇒ Zusatzschaltung zwischen Dekodern und Speicherfeld sind notwendig!
• Die gespeicherte Ladung bleibt mehr als 10 Jahre erhalten.
5.3 Elektrisch umprogrammierbare Speicher
Architektur wie EPROM
Transistorzellenaufbau ähnlich zum EPROM
• Diese EEPROM können einige Zehntausend mal umprogrammiert werden
• Programmierung: ca 10µs pro Zelle
Löschung: ca. 1ms
• Kritischer (und teurer) in der Herstellung
• Ladung bleibt rund 10 Jahre erhalten

5.4 Statische Speicher 83
5.4 Statische Speicher
Speicher mit wahlfreiem Zugriff.
„Static Random Access Memory“
(SRAM)
Statische Speicherzelle
- basiert auf RS-Flip-Flop
6 - Transistorzelle
Bild 5.8: 6-Transistorzelle
Funktion: WL aktiviert Auswahltransistoren T s .
BL-Information mit z.B. Q=H sperrt T 3 und schaltet T 4 durch.
Q-Signal L sperrt T 2 und schaltet T 1 durch.
Nach Deaktivierung von T s bleibt Info erhalten.
Stromfluss ist nahezu Null!
Nachteil: Viel Chipfläche!

84 Digitale Speicher
4 - Transistorzelle
Bild 5.9: 4-Transistorzelle
Funktion wie 6-Transistorzelle mit dem Unterschied, dass ein Strom fließt.
⇒ R 1 , R 2 im MΩ-Bereich
Vorteile: Nur N-Transistoren ⇒ ggf. MOS-Schaltung
⇒ Schneller Zugriff (schnelles Beschreiben)
Nur 2 3
der Chipfläche einer 6-Transistorzelle

5.5 Dynamische Speicher 85
5.5 Dynamische Speicher
Informationen werden auf Kondensatoren gespeichert.
Aufbau:
Bild 5.10: Aufbau des dynamischen Speichers
Realisierung: H : V cc − 0,5V L : ∼ 0,2V
Bild 5.11: Realisierung des dynamischen Speichers
Problem:
Kondensator C S wird entladen.
⇒ Auslesen und „Refreshen“, i.d.R. alle 64ms.
→ 2% der Zeit „fällt“ der Speicher aus.
SDRAM:
Synchrones DRAM:
clock-synchrone Architekturen.
Wichtig für hohe Datenraten.

86 Digitale Speicher
5.6 Magnetspeicher
Wichtigste Bauformen:
a) Festplatten ̂= Magnetplatten
b) Floppy-Disks ̂= Magnetfolien
c) Magnetbänder
Speicherprinzip:
Hartmagnetische Materialen (sog. Ferromagnete, µ r ≫ 1) werden
richtungsabhängig magnetisiert.
Die bleibende Induktion B r wird „Remanenz“ genannt.
Arbeitsprinzip:
Schreiben:
Bild 5.12: Aufbau
Strom I S erzeugt richtungsabhängige magn. Feldstärke ⃗ H im Luftspalt.
⃗H erzeugt eine magn. Induktion ⃗ B im Speicher.
Bild 5.13: Hysteresekurve

5.6 Magnetspeicher 87
Lesen:
Die „dauerhafte“ Magnetisierung im Magnetspeicher erzeugt
ein kleines ⃗ H-Feld.
Ändert das Magnetfeld die Richtung,
dann wird die Spannung U L induziert.
Speichermaterialien:
- Nickel-Kobald; NiCo
- Eisenlegierungen; Fe 2 O 3
Speicherung erfolgt auf Spuren (Tracks)
Bild 5.14: Darstellung der Spuren auf einem magn. Speicher
Physikalische Speicherdichte:
a) Auf Spuren: 6000Bit/cm ≈ 1500bpi (bit per inch)
b) Spurenanzahl: 630Spuren/cm ≈ 160tpi (tracks per inch)
⇒ 4MBit/cm 2
zu a) Flußwechselabstand:
1cm/6000 ≈ 1,7µm

88 Digitale Speicher
Datenorganisation auf Festplatten und Floppy-Disks:
Bild 5.15: Organisation in Sektoren auf einer magn. Speicherplatte
Festplatte: Mehrere Magnetplatten
Bild 5.16: Darstellung mehrerer magn. Speicherplatten als Zylinder
Zugriffszeiten:
Kopfbewegung ≈ 20ms („seek“)
Rotationsgeschw. ≈ 7200U/min ̂= 8ms (pro Umdr.)
Typ. Datenmenge:
20Mbyte/sec.

5.7 Optische Speicher 89
5.7 Optische Speicher
CD:
DVD:
Compact Disc
Digital Versatile Disc
Spiralförmiger Land/Pit-Aufbau:
Bild 5.17: Grober Aufbau eines optischen Speichersystems
Funktion: Fokussierter Laserstrahl „überleuchtet“ die Pits.
High: Kein Pit vorhanden: Gesamte Energie wird reflektiert.
Low: Pit ist vorhanden: Wegen λ 4 -Zusatzlänge:
Wenig reflektiertes Licht!

90 Digitale Speicher
Bild 5.18: Prinzip einer CD/DVD
Bild 5.19: Oberfläche einer CD/DVD
CD DVD
Spurabstand: 1,6µm 0,74µm
Pit-Länge: 0,8µm 0,4µm
Bild 5.20: Spurabstände und Pit-Längen bei einer CD/DVD
Angaben zum Laserstrahl:
Breite in µm Wellenlänge in nm
CD: 2,1µm 780nm (IR)
DVD: 1,3µm 650nm (rot)
BD: 0,6µm 405nm (violett)

5.7 Optische Speicher 91
Jedes DVD-Laufwerk hat einen Infrarot Laser (CD) und einen roten Laser (DVD). Bei der
DVD kann eine zweite Informationsebene durch eine halbdurchlässige Schicht und zwei
Fokusbereiche realisiert werden, wobei beide Laser gleichzeitig benutzt werden.
Bild 5.21: DVD-Laufwerk mit zwei Lasern
Neue DVD-Standards (∅120mm) :
Name Info-Ebenen Kapazität
DVD5 einseitig 1 4,7GB
DVD9 einseitig 2 8,5GB
DVD10 doppelseitig 1 9,4GB
DVD18 doppelseitig 2 17,0GB

92 Digitale Speicher

93
Kapitel 6
Highspeed-Datentransfer
Bevor moderne Schaltungstechnologien zur Highspeed-Datenübertragung eingeführt werden
können, müssen noch weiteren Grundlagen zum Differenzverstärker erläutert werden.
6.1 Übertragungskennlinien des Differenzverstärkers
Die Ausgangsbasis der Berechnung der Übertragungskennlinien des Differenzverstärkers
stellt das Bild6.1 dar.
Bild 6.1: Spannungen und Ströme beim npn-Differenzverstärker
Für jede Diode und jeden Transistor gibt der Hersteller einen Sättigungssperrstrom I S
(typ. im Bereich zwischen 1pA und 1 µA) an.
Weiterhin tritt in den Beschreibungsgleichungen von Halbleitern oft die Kontakte U T in
Form der so genannten Temperaturspannung mit dem ungefähren Wert von 25mV bei
Raumtemperatur.
Mittels dieser beiden Größen lassen sich die Kollektorströme beider Transistoren in Abhängigkeit
der Basis-Emitter-Spannungen berechnen.

94 Highspeed-Datentransfer
U BE1
U BE2
U
I C1 = I S e T U
, I C2 = I S e T
Die Basisströme sind um rund Faktor 1000 kleiner als die Kollektorströme. Daher gilt im
Knotenpunkt über der Stromquelle:
I C1 + I C2 = 2I 0 , U D = U BE1 − U BE2 (6.1)
Basierend auf den beiden Gleichungen für I C kann für das Verhältnis der Kollektorströme
folgenden Zusammenhang geschrieben werden:
U
I C1 BE1
U
= e T
I C2
e − U BE2
U BE1 −U BE2
U T
U
U S = e T
U D
= e UT
Mittels Gleichung (6.1) lassen sich die beiden folgenden Gleichungen herleiten:
Mit
I C1 =
2I 0
1 + e − U D
UT
, I C2 =
2I 0
U D
1 + e UT
2
1 + e −x = 1 + e−x + 1 − e −x
1 + e −x = 1 + 1 − e−x
1 + e −x = 1 + tanhx 2
erhält man
I C1 = I 0
(
1 + tanh U )
D
2U T
und daraus unter Verwendung von
, I C2 = I 0
(
1 − tanh U )
D
2U T
(6.2)
U a1 = U b − I C1 R C , U a2 = U b − I C2 R C
die Übertragungskennlinien des Differentzverstärkers (mit npn-Transistoren):
)
U a1 = U b − I 0 R C
(1 + tanh U D
2 U T
U a2 = U b − I 0 R C
(1 − tanh U D
2 U T
) (6.3)

6.1 Übertragungskennlinien des Differenzverstärkers 95
Das Bild6.2 zeigt die Übertragungskennlinien der Ausgangsspannungen in Abhängigkeit
der Differenzspannung (bzw. der Basisspannungen) bei einer Briebsspannung von 5V, einem
Kollektorwiderstand von 20kΩ und einer Stromquelle von 100µA.
Bild 6.2: Übertragungskennlinien des npn-Differenzverstärkers aus dem vorherigen Bild mit
U b = 5V , R C = 20kΩ und I 0 = 100µA
Für die Steigung der Kennlinien bei U D = 0 gilt:
d U a1
d U D
| UD =0 = d U a2
d U D
| UD =0 = − I 0 R C
2 U T
≈ − 2 V
52 mV
≈ −38
Diese Steigung entspricht der Differenzverstärkung im Arbeitspunkt 1 .
Diese Kennlinien illustrieren, dass bei einem Spannungsunterschied
von 2 ∗ 5 ∗ U T = 250mV die
Logikpegel für reine Low- und High-Signale erreicht sind.
Arbeitet man mit einer MOS-Transistoren, dann liegt die notwendige Unterschied bei
400mV, was auch in der CML-Technologie gewählt wird. In der etwas älteren ECL-Technologie
wird aufgrund einer zusätzlichen Potentialverschiebung eine Spannung von 800mV benötigt.
1 Hier soll kein Gleichtaktanteil vorliegen.

96 Highspeed-Datentransfer
6.2 Emittergekoppelte Logik (ECL)
Die Emittergekoppelte Logik (Emitter Coupled Logic, ECL) verwendet Bipolartransistoren,
die im Gegensatz zur TTL-Logik nicht in Sättigung betrieben werden.
Dadurch können Anstiegszeiten von 100ps und Gatterlaufzeit von weniger als 250ps erreicht
werden.
Zum Verständnis der Schaltungstechnik zur digitalen ECL-Logik ist zunächst die Analyse
der Übertragungskennlinie des npn-Differenzverstärkers wichtig.
Ein ECL-IC kann oft für positive und auch für negative Versorgungsspannungen genutzt
werden. Dieses wird in den Unterkapiteln PECL-Gatter und NECL-Gatter detaillierter
erläutert.
Die Versorgungsspannungen liegen meistens bei 3.3V bzw. -3.3V und können Werte bis
typisch 5.2V bzw. -5.2V annehmen.
6.2.1 Übertragungskennlinie des npn-Differenzverstärkers
6.2.1.1 PECL-Gatter
Als Beispiel für die ECL-Technik für eine positive Betriebsspannung ist im Bild6.3 ein ORbzw.
NOR-Gatter dargestellt.
Bild 6.3: ECL-NOR-OR-Gatter vom Typ MC100EP01 beim Betrieb als PECL-Schaltung (R 3
und R 4 sind extern)
Bild6.3 zeigt ein typisches ECL-Gatter, das an der positiven Betriebsspannung betrieben
wird.
Die Transistoren T1/T2 und T3 bilden einen Differenzverstärker. An der Basis von T3
liegt 2V an. Diese 2V bilden die Schwelle zwischen dem Low- und dem High-Zustand.
Die externen Widerstände R 3 und R 4 werden in der Praxis jeweils auf 50Ω ausgelegt.
Somit ist der differenzielle Gesamtwiderstand 100 Ω.

6.2 Emittergekoppelte Logik (ECL) 97
Zwei 50Ω-Widerstände werden oft auch noch am Eingang zur sogenannten Zwangsanpassung
geschalten.
Der Low-Zustand
Sind die Eingangsspannungen an T1 und an T2 unterhalb von 2V, dann sperren diese beiden
Transistoren. In diesem Fall ist T3 leitend, V E beträgt rund 1.3V, der Spannungsabfall
an R2 aufgrund der Stromquelle knapp 0.8V und somit gilt an T3 V C =2.5V. An T3 liegt
folglich die Spannung V CE von 1.2V an. Der Transistor ist bei weiten nicht in Sättigung.
Die Spannung V C =2.5V wird durch T5 auf eine Spannung von rund 1.8V abgesenkt. Dieser
Wert ist kleine als 2.0V und somit ein LOW-Zustand.
Der High-Zustand
Sind die Eingangsspannungen an T1 und / oder an T2 oberhalb von 2V, dann leiten diese
beiden Transistoren. In diesem Fall sperrt T3 und somit gilt an T3: V C =3.3V.
Die Spannung V C =3.3V wird durch T5 auf eine Spannung von rund 2.6V abgesenkt. Dieser
Wert ist größer als 2.0V und somit ein High-Zustand.

98 Highspeed-Datentransfer
6.2.1.2 NECL-Gatter
Bei einer Beschaltung mit einer negativen Spannungsversorgung (V EE ) werden alle Spannungen
an der IC-Beschaltung und der Abschlussbeschaltung (wie in Abb.6.4 dargestellt)
gesenkt.
Bild 6.4: ECL-Gatter beim Betrieb als NECL-Schaltung
Die Schaltungsfunktion ist die gleiche. Die zugehörigen Pegelspannungen und deren Bereiche
sind in der Abb.6.5 illustriert.
Bild 6.5: Kennlinien eines ECL-Gatters der MC100EP-Serie;
schraffiert: Toleranzgrenzen

6.3 Current Mode Logik (CML) 99
6.3 Current Mode Logik (CML)
Die Current Mode Logik (oder kurz CML) stellt eine Weiterentwicklung der ECL-Technologie
dar und zeichnet sich u.a. dadurch aus, dass das eine Potentialverschiebung nicht notwendig
ist. Weiterhin können Anstiegszeiten von 30ps und Gatterlaufzeit von weniger als 100ps
erreicht werden.
Jedoch weist die CML auch zwei merkliche Nachteile auf: 1.) hoher Stromverbrauch und
2.) Fehlanpassung des Ausgangswiderstandes (niederohmig statt 100Ω).
Weiterhin arbeitet die CML mit nur noch 400mV Spannungsunterschied zwischen den
Logikpegel (ECL hat 800mV).
Im linken Teil des Bildes 6.6 ist ein einfacher Inverter dargestellt. Die dort enthaltenen
Transistoren weisen eine Schwellenspannung von 0.5V und eine Gate-Source-Spannung
von 1.0V bei leitenden Transistor auf.
Bild 6.6: CML-Inverter mit MOS-Transistoren steuert einen OP an; eingetragene Spannungen
und Ströme als Beispiel für x = 0 und y = 1

100 Highspeed-Datentransfer
6.3.1 CML-Gatter
Bei den Logikgattern geht man auf die differentiellen Eingänge x 1 und ¯x 1 direkt zu. Hingegen
wird an den differentiellen Eingängen x 2 und ¯x 2 die Spannung um 1.0V durch die
Transistoren T5 und T6 sowie den zugehörigen Stromquellen abgesenkt.
Der Strom der mittleren Stromquelle kann nur über den Zweig von T3 und T1 fliessen,
da für diese beiden Transistoren die Gate-Source-Spannungen von 1.0V zur Verfügung
stehen. Aus diesem Grunde fällt an RD1 eine Spannung von 0.40 V ab und an ȳ liegt der
Low-Zustand mit 2.9V an.
Der anderen Transistorzweig über T4 und T2 ist hochohmig und deshalb liegt an y der
High-Zustand mit 3.3V an.
Bild 6.7: CML-UND-Gatter y = x 1 · x 2 ; eingetragene Spannungen als Beispiel für x 1 = x 2 =
1 und y = 1
x 2 x 1 y
0 0 0
0 1 0
1 0 0
1 1 1
Tab. 6.4.
Wahrheitstafel UND
Nach dem De Morgansgesetz gilt:
y = x 1 · x 2 = x 1 + x 2
.
Somit müssen nur die Anschlüsse negiert werden. Bei differentiellen Signalen genügt dafür
ein Vertraschen der Anschlüsse.
Das folgende Bild6.8 zeigt, dass das CML-ODER-Gatter aus der gleichen Hardware wie
das UND-Gatter gebildet wird. Es wird nur anders beschalten!

6.3 Current Mode Logik (CML) 101
Beim Bild6.8 ist auf die unterschiedliche Beschaltung zu Bild6.7 zu achten!
Bild 6.8: CML-ODER-Gatter y = x 1 + x 2 : Eingetragene Spannungen als Beispiel für x 1 =
x 2 = 0 und y = 0.
x 2 x 1 y
0 0 0
0 1 1
1 0 1
1 1 1
Tab. 6.5.
Wahrheitstafel ODER

102 Highspeed-Datentransfer
Das nächste Beispiel zeigt den Aufbau eines Exklusiv-ODER-Gatters.
An x 1 und an x 2 die die High-Potentiale an. Über x 2 wird T6 durchgeschaltet und an der
zugehörigen Stromquelle eine Spannung von 2.3V erzeugt, die an T4 anliegen.
Hingegen liegt an T3 nur eine Spannung von 1.9V an. Somit tritt T4 bei einer geringeren
Source-Spannung (von nur 1.3V) in den leitfähigen Zustand. Dieses bewird am Sourcekontakt
von T1’ eine Spannung von 2.3V, die ausreichend gering ist um T1’ in den leitfähigen
Zustand zu heben, da an der Basis die 3.3V des Signales x 2 anliegt.
Aufgrund der Schwellenspannung von rund 0.6V ergibt sich die Ausgangsspannung von
2.9V an y.
Bild 6.9: CML-EXOR-Gatter y = x 1 · x 2 + x 1 · x 2 : Eingetragene Spannungen als Beispiel
für x 1 = x 2 = 1 und y = 0.
x 2 x 1 y
0 0 0
0 1 1
1 0 1
1 1 0
Tab. 6.6.
Wahrheitstafel EXOR

6.4 Datenübertragung 103
Auch ein D-Flip-Flop lässt sich mit der CML-Technologie einfach realisieren.
Das D-FF unterscheidet sich vom CML-EXOR-Gatter nur durch eine leicht andere Beschaltung
um die oberen 4 Transistoren und natürlich einer anderen PIN-Belegung.
Der im Bild6.10 dargestellte Zustand weist die gleichen Spannungspegel und den gleichen
Pfad wie das Bild6.9 auf.
Bild 6.10: CML-Flip-Flop: Transparentes D-Latch: Eingetragene Spannungen als Beispiel für
C = 0, D = 1 und Q = 0
Im Weiteren wird die zugehörige Wahrheitstabelle mit dem Speicherzustand Q −1 dargestellt.
C D Q
0 0 Q −1
0 1 Q −1
1 0 0
1 1 1
Tab. 6.7. Wahrheitstafel D-FF
6.4 Datenübertragung
Standard seit ca. 2005:
„Kein High/Low- Spannungswert!“
LVDS:
Low Voltage Differential Signaling
- Differentielle Signalübertragung

104 Highspeed-Datentransfer
- Kleine Spannungssignale (± 350mV )
- Einseitig terminiert
LVDS: IEEE-Standard in IEEE Standard 1596.3-1996
guter Link: LVDS National Semiconductor
Bei LVDS handelt es sich nicht um eine Logikfamilie, sondern über eine Technik zur differentiellen
Datenübertragung für hohe Frequenzen / hohe Datenraten.
Neue Standards:
PCI-Express
HyperTransport
- Ähnlich LVDS, zweiseitig terminiert
6.4.1 Architekturen von Übertragungsstrecken
Unidirektionale Sende-Empfangsstrecke:
Bild 6.11: Aufbau einer unidirektionale Übertragungstrecke

6.4 Datenübertragung 105
Bidirektionale Halb-Duplex Architektur:
Bild 6.12: Bidirektionale Übertragung
Multidrop Architektur:
Bild 6.13: Multidrop Übertragung mit einseitiger Terminierung
Sämtliche Anschlusslängen an den Leitungen müssen extrem kurz sein!

106 Highspeed-Datentransfer
6.4.2 Differentielle Übertragungsleitungen
Auf dem Motherboard gibt es nur 2 Typen:
Mikrostreifenleitung:
Streifenleitung:
Bild 6.14: Mikrostreifenleitung
Auf dem Toplayer
Z L ≈ 2 · Z ML
0 (1 − 0,48e −0,96 s h),
mit Z0 ML ≈
60
√ 0,475 · ǫr + 0,67 ·ln( 4h
0,67(0,8w + t) )Ω
Bild 6.15: Streifenleitung
In den inneren Lagen
Z L ≈ 2 · Z St
0 (1 − 0,374e−2,9 s h),
mit Z0 St ≈
60 4b
√ · ln(
ǫr 0,67π(0,8w + t) )Ω
Genaue Lösungen in „Freesoftware“ Serenade von Ansoft.
Neben der Geometrieauslegung gibt es viele Probleme mit der Leitungsführung:
1. Laufzeitunterschiede durch Längenunterschiede
2. Übersprechen zwischen Datenleitungen
3. Elektromagnetische Einkopplungen und Auskopplungen
4. Platinenlayerwechsel

6.4 Datenübertragung 107
Zu 1.
Leitungsführung um „Ecken“
Beispiel: Bus mit 2 Leiterpaaren
Bild 6.16: Leitungsführung
Mit großer Präzision können diese Bus-Systeme mit 2,5D und 3D
elektromagnetischen Feldsimulatoren berechnet werden.
Moderne IC’s bieten Softwarekompensationsmöglichkeiten für Laufzeiten.

108 Highspeed-Datentransfer
6.5 Augendiagramme und BER-Test
Die Augendiagramme dienen zum Messen der
Bit Error Rate (BER)
Konstruktion der Augendiagramme:
Bild 6.17: Augendiagramm
BER-Test: Zufalls-Bitfolge auf die Übertragungsstrecke geben und „Auszählen“
wie häufig die „Maske“ verletzt wird.
Bild 6.18: Illustration zur Darstellung des BER-Test

6.6 Modernste CML-Gatterbausteine 109
6.6 Modernste CML-Gatterbausteine
NB7L86M
2.5V/3.3V 12 Gb/s Differential
Clock/Data SmartGate w ith
CML Output and Internal
Termination
The NB7L86M is a multi function differential Logic Gate, which
can be configured as an AND/NAND, OR/NOR, XOR/XNOR, or 2:1
MUX. This device is part of the GigaComm family of high
performance Silicon Germanium products. The NB7L86M is an
ultra low jitter multi logic gate with a maximum data rate of 12 Gb/s
and input clock frequency of 8 GHz suitable for Data Communication
Systems, Telecom Systems, Fiber Channel, and GigE applications.
Differential inputs incorporate internal 50 termination resistors
and accept LVNECL (Negative ECL), LVPECL (Positive ECL),
LVCMOS, LVTTL, CML, or LVDS. The differential 16 mA CML
output provides matching internal 50 termination, and 400 mV
output swing when externally terminated 50 to VCC.
The device is housed in a low profile 3x3 mm 16 pin QFN package.
Application notes, models, and support documentation are available
on www.onsemi.com.
Features
• Maximum Input Clock Frequency up to 8 GHz
• Maximum Input Data Rate up to 12 Gb/s Typical
• < 0.5 ps of RMS Clock Jitter
• < 10 ps of Data Dependent Jitter
• 30 ps Typical Rise and Fall Times
• 90 ps Typical Propagation Delay
• 2 ps Typical Within Device Skew
• Operating Range: V CC = 2.375 V to 3.465 V with V EE = 0 V
• CML Output Level (400 mV Peak to Peak Output) Differential Output
• 50 Internal Input and Output Termination Resistors
• Functionally Compatible with Existing 2.5 V/3.3 V LVEL, LVEP, EP
and SG Devices
• These are Pb Free Devices
VTD0
D0
D0
VTD0
VTD1
D1
50
50
50
1
QFN16
MN SUFFIX
CASE 485G
A
L
Y
W
http://onsemi.com
Q
Q
= Assembly Location
= Wafer Lot
= Year
= Work Week
= Pb Free Package
MARKING
DIAGRAM*
*For additional marking information, refer to
Application Note AND8002/D.
16
NB7L
86M
ALYW
ORDERING INFORMATION
See detailed ordering and shipping information in the package
dimensions section on page 11 of this data sheet.
1
D1
VTD1
50
50 50
VTSEL
SEL SEL
Figure 1. Simplified Logic Diagram
© Semiconductor Components Industries, LLC, 2012
March, 2012 Rev. 7
1 Publication Order Number:
NB7L86M/D

110 Highspeed-Datentransfer
NB7L86M
VTD0 D0 D0 VTD0
16 15 14 13
Exposed Pad (EP)
V CC
1
12
V EE
SEL
SEL
2
3
NB7L86M
11
10
Q
Q
VTSEL
4
9
V CC
5 6 7 8
VTD1 D1 D1 VTD1
Figure 2. Pin Configuration (Top View)
Table 1. PIN DESCRIPTION
Pin Name I/O Description
1, 9 V CC Power Supply Positive supply voltage. All V CC pins must be externally connected to power
supply to guarantee proper operation.
2 SEL LVPECL, CML, LVCMOS,
LVTTL, LVDS Input
3 SEL LVPECL, CML, LVCMOS,
LVTTL, LVDS Input
Inverted differential select logic input.
Non inverted differential select logic Input.
4 V TSEL Common internal 50 termination pin for SEL/SEL. See Table 6. (Note 1)
5 V TD1 Internal 50 termination pin for D1. See Table 6. (Note 1)
6 D1 LVPECL, CML, LVCMOS,
LVTTL, LVDS Input
7 D1 LVPECL, CML, LVCMOS,
LVTTL, LVDS Input
Non inverted differential clock/data input D1. (Note 1)
Inverted differential clock/data input D1. (Note 1)
8 V TD1 Internal 50 termination pin for D1. See Table 6. (Note 1)
10 Q CML Output Non inverted output with internal 50 source termination resistor. (Note 2)
11 Q CML Output Inverted output with internal 50 source termination resistor. (Note 2)
12 V EE Power Supply Negative supply voltage. All V EE pins must be externally connected to power
supply to guarantee proper operation.
13 V TD0 Internal 50 termination pin for D0. (Note 1)
14 D0 LVPECL, CML, LVCMOS,
LVTTL, LVDS Input
15 D0 LVPECL, CML, LVCMOS,
LVTTL, LVDS Input
Non inverted differential clock/data input D0. (Note 1)
Non inverted differential clock/data input D0. (Note 1)
16 V TD0 Internal 50 termination pin for D0. (Note 1)
EP
Exposed Pad. Thermal pad on the package bottom must be attached to a
heatsinking conduit to improve heat transfer. It is recommended to connect the EP
to the lower potential (V EE ).
1. In the differential configuration when the input termination pins (V TDx , V TDx , V TSEL ) are connected to a common termination voltage or left
open, and if no signal is applied on Dx, Dx, SEL and SEL then the device will be susceptible to self oscillation.
2. CML output require 50 receiver termination resistor to VCC for proper operation.

6.6 Modernste CML-Gatterbausteine 111
NB7L86M
VTD0
VT or
V BB
V CC
VTD0
VTD1
VTD1
50
50
50
50
R D
D0
D0
D1
D1
SEL
50 50
VTSEL
SEL
Figure 3. Configuration for AND/NAND Function
Table 2. AND/NAND TRUTH TABLE (Note 3)
b AND b
D0 D1 SEL Q
0 0 0 0
Q
0 0 1 0
Q
0 1 0 0
0 1 1 1
3. D0, D1, SEL are complementary of D0, D1, SEL unless
specified otherwise.
V EE
V
VTD0
VTD0
VTD1
V CC
50
50
50
D0
D0
D1
Q
Q
Table 3. OR/NOR TRUTH TABLE (Note 4)
D0
0
0
1
D1
1
1
1
SEL
0
1
0
or
Q
0
1
1
VT or V BB
D1
1
1
1
1
VTD1
50
50 50
4. D0, D1, SEL are complementary of D0, D1, SEL unless
specified otherwise.
SEL
VTSEL
SEL
Figure 4. Configuration for OR/NOR Function
50
VTD0
D0
D0
VTD0
50
50
VTD1
D1
D1
VTD1
50 50
50
VTSEL
SEL
SEL
Figure 5. Configuration for XOR/XNOR Function
Q
Q
Table 4. XOR/XNOR TRUTH TABLE (Note 5)
D0
0
0
1
1
D1
1
1
0
0
SEL
0
1
0
1
XOR
5. D0, D1, SEL are complementary of D0, D1, SEL unless
specified otherwise.
Q
0
1
1
0

112 Highspeed-Datentransfer
NB7L86M
VTD0
D0
50
D0
VTD0
50
Q
Table 5. 2:1 MUX TRUTH TABLE (Note 6)
SEL
Q
VTD1
D1
D1
50
Q
1
0
D1
D0
6. D0, D1, SEL are complementary of D0, D1, SEL
unless specified otherwise.
VTD1
50
50 50
VTSEL
SEL SEL
Figure 6. Configuration for 2:1 MUX Function
Table 6. ATTRIBUTES
ESD Protection
Characteristics
Human Body Model
Machine Model
Charged Device Model
Value
> 1500 V
> 50 V
> 500 V
Moisture Sensitivity (Note 7) Pb Pkg Pb Free Pkg
QFN 16 Level 1 Level 1
Flammability Rating Oxygen Index: 28 to 34 UL 94 V 0 @ 0.125 in
Transistor Count 400
Meets or exceeds JEDEC Spec EIA/JESD78 IC Latchup Test
7. For additional Moisture Sensitivity information, refer to Application Note AND8003/D.
≤ ≤
Table 7. MAXIMUM RATINGS
Symbol Parameter Condition 1 Condition 2 Rating Units
V CC Positive Power Supply V EE = 0 V 3.6 V
V I Input Voltage V EE = 0 V V EE V I V CC 3.6 V
≥ V INPP Differential Input Voltage |D D| V CC V EE 2.8 V
V CC V EE < 2.8 V
I IN Input Current Through R T (50 Resistor) Continuous
Surge
I out Output Current Continuous
Surge
2.8
|V CC V EE |
25
50
25
50
V
V
mA
mA
mA
mA
T A Operating Temperature Range QFN 16 40 to +85 °C
T stg Storage Temperature Range 65 to +150 °C
JA
Thermal Resistance (Junction to Ambient)
(Note 8)
0 lfpm
500 lfpm
QFN 16
QFN 16
42
36
°C/W
°C/W
JC Thermal Resistance (Junction to Case) 2S2P (Note 8) QFN 16 3 to 4 °C/W
T sol Wave Solder Pb
Pb Free
Stresses exceeding Maximum Ratings may damage the device. Maximum Ratings are stress ratings only. Functional operation above the
Recommended Operating Conditions is not implied. Extended exposure to stresses above the Recommended Operating Conditions may affect
device reliability.
8. JEDEC standard multilayer board 2S2P (2 signal, 2 power).
265
265
°C

6.6 Modernste CML-Gatterbausteine 113
NB7L86M
Table 8. DC CHARACTERISTICS (V CC = 2.375 V to 3.465 V, V EE = 0 V, T A = 40°C to +85°C)
Symbol Characteristic Min Typ Max Unit
I CC Power Supply Current (Inputs and Outputs Open) 38 50 mA
V OH Output HIGH Voltage (Notes 9 and 10) V CC 60 V CC 30 V CC mV
V OL Output LOW Voltage (Notes 9 and 10) V CC 460 V CC 400 V CC 310 mV
Differential Input Driven Single Ended (see Figures 16 & 18)
V th Input Threshold Reference Voltage Range (Note 11) 1125 V CC 75 mV
V IH Single ended Input HIGH Voltage (Note 12) V th + 75 V CC mV
V IL Single ended Input LOW Voltage (Note 12) V EE V CC 150 mV
Differential Inputs Driven Differentially (see Figures 17 & 19)
V IHD Differential Input HIGH Voltage 1200 V CC mV
V ILD Differential Input LOW Voltage V EE V CC 75 mV
V CMR Input Common Mode Range (Differential Configuration) 1163 V CC – 38 mV
V ID Differential Input Voltage (V IHD V ILD ) 75 2500 mV
I IH Input HIGH Current D0/D0/D1/D1
SEL/SEL
I IL Input LOW Current D0/D0/D1/D1
SEL/SEL
R TIN Internal Input Termination Resistor 45 50 55
R TOUT Internal Output Termination Resistor 45 50 55
R Temp Coef Internal I/O Termination Resistor Temperature Coefficient 6.38 m /°C
NOTE: Device will meet the specifications after thermal equilibrium has been established when mounted in a test socket or printed circuit board
with maintained airflow greater than 500 lfpm. Electrical parameters are guaranteed only over the declared operating temperature range.
Functional operation of the device exceeding these conditions is not implied. Device specification limit values are applied individually
under normal operating conditions and not valid simultaneously.
9. CML outputs require 50 receiver termination resistors to V CC for proper operation.
10.Input and output parameters vary 1:1 with V CC .
11. V th is applied to the complementary input when operating in single ended mode.
12.V CMR min varies 1:1 with V EE , V CMR max varies 1:1 with V CC .
0
0
50
50
50
20
50
20
150
150
100
100
A
A

114 Highspeed-Datentransfer
NB7L86M
Table 9. AC CHARACTERISTICS (V CC = 2.375 V to 3.465 V, V EE = 0 V; Note 13)
Symbol Characteristic 40 C 25 C 85 C Unit
V OUTPP
Output Voltage Amplitude (@V INPPmin ) f in ≤ 4 GHz
(See Figure 7)
f in ≤ 8 GHz
Min Typ Max Min Typ Max Min Typ Max
240
125
f data Maximum Operating Data Rate 10.7 12 10.7 12 10.7 12 Gb/s
t PLH , Propagation Delay to Dx/Dx to Q/Q
t PHL Output Differential @ 1 GHz SEL/SEL to Q/Q
(See Figure 7)
t SKEW Duty Cycle Skew (Note 14)
Device to Device Skew (Note 15)
70
110
t S Set Up Time (Dx to SEL) 100 100 100 ps
t H Hold Up Time (Dx to SEL) 15 15 15 ps
t JITTER RMS Random Clock Jitter (Note 16) f in = 4 GHz
f in =8 GHz
Peak/Peak Data Dependent Jitter f data = 5 Gb/s
(Note 17)
f data =10 Gb/s
350
230
90
135
2.0
5.0
0.2
0.2
2.0
4.0
120
180
10
20
0.5
0.5
8.0
10
240
125
70
110
350
230
90
135
2.0
5.0
0.2
0.2
2.0
4.0
120
180
10
20
0.5
0.5
8.0
10
240
125
70
110
350
230
90
135
2.0
5.0
0.2
0.2
2.0
4.0
120
180
10
20
0.5
0.5
8.0
10
mV
ps
ps
ps
V INPP
Input Voltage Swing/Sensitivity
(Differential Configuration) (Note 18)
75 400 2500 75 400 2500 75 400 2500 mV
t r Output Rise/Fall Times @ 1 GHz Q, Q
t f (20% 80%)
35 60 35 60 35 60 ps
NOTE: Device will meet the specifications after thermal equilibrium has been established when mounted in a test socket or printed circuit board
with maintained airflow greater than 500 lfpm. Electrical parameters are guaranteed only over the declared operating temperature range.
Functional operation of the device exceeding these conditions is not implied. Device specification limit values are applied individually
under normal operating conditions and not valid simultaneously.
13.Measured by forcing V INPP (TYP) from a 50% duty cycle clock source. All loading with an external R L = 50 to V CC .
Input edge rates 40 ps (20% 80%).
14.Duty cycle skew is measured between differential outputs using the deviations of the sum of Tpw and Tpw+ @1 GHz.
15.Device to device skew is measured between outputs under identical transition @ 1 GHz.
16.Additive RMS jitter with 50% duty cycle clock signal.
17.Additive peak to peak data dependent jitter with input NRZ data (PRBS 2^23 1).
18.V INPP (MAX) cannot exceed V CC V EE . Input voltage swing is a single ended measurement operating in differential mode.
500
OUTPUT VOLTAGE AMPLITUDE (mV)
400
300
200
100
V CC V EE = 3.3 V
V CC V EE = 2.5 V
0
0
1
2
3
4
5
6
7
8
9
10
11
12
INPUT FREQUENCY (GHz)
Figure 7. Output Voltage Amplitude (V OUTPP ) versus
Input Clock Frequency (f in ) at Ambient Temperature (Typical)

6.6 Modernste CML-Gatterbausteine 115
NB7L86M
Voltage (45 mV/div)
DDJ = 1.2 ps*
Voltage (45 mV/div)
DDJ = 1.2 ps*
Time (72 ps/div)
Time (72 ps/div)
Figure 8. Typical Output Waveform at 2.488 Gb/s
with PRBS 2^23 1 (V inpp = 75 mV)
Figure 9. Typical Output Waveform at 2.488 Gb/s
with PRBS 2^23 1 (V inpp = 400 mV)
*Input signal DDJ = 10 ps
Voltage (45 mV/div)
DDJ = 2 ps**
Voltage (45 mV/div)
DDJ = 2 ps**
Time (20 ps/div)
Time (20 ps/div)
Figure 10. Typical Output Waveform at 10 Gb/s
with PRBS 2^23 1 (V inpp = 75 mV)
Figure 11. Typical Output Waveform at 10 Gb/s
with PRBS 2^23 1 (V inpp = 400 mV)
**Input signal DDJ = 12 ps
Voltage (45 mV/div)
DDJ = 4 ps***
Voltage (45 mV/div)
DDJ = 4 ps***
Time (16 ps/div)
Time (16 ps/div)
Figure 12. Typical Output Waveform at 12 Gb/s
with PRBS 2^23 1 (V inpp = 75 mV)
Figure 13. Typical Output Waveform at 12 Gb/s
with PRBS 2^23 1 (V inpp = 400 mV)
***Input signal DDJ = 14 ps

116 Highspeed-Datentransfer
NB7L86M
D
V INPP = V IH (D) V IL (D)
D
Q
V OUTPP = V OH (Q) V OL (Q)
Q
t PHL
t PLH
Figure 14. AC Reference Measurement
V CC
50
50
Driver
Device
Q
Q
Z = 50
Z = 50
D
D
Receiver
Device
Figure 15. Typical Termination for Output Driver and Device Evaluation (Refer to Application Note AND8173
Termination and Interface of ON Semiconductor of ECL Logic Devices with CML Output Structure)
D
D
V th
V th
D
D
Figure 16. Differential Input Driven
Single Ended
Figure 17. Differential Inputs Driven
Differentially
V CC
V CC
Vthmax
V IHmax
V ILmax
V CMmax
V IHDmax
V ILDmax
V ID = V IHD V ILD
D
V IH
V th
V IL
V CMR
D
D
V IHDtyp
V ILDtyp
V th
V thmin
GND
V IHmin
V ILmin
V CMmax
GND
V IHDmin
V ILDmin
Figure 18. V th Diagram
Figure 19. V CMR Diagram

6.6 Modernste CML-Gatterbausteine 117
NB7L86M
V CC
50
50
Q
Q
16 mA
V EE
Figure 20. CML Output Structure
Table 10. INTERFACING OPTIONS
INTERFACING OPTIONS
CML
LVDS
AC COUPLED
RSECL, LVPECL
LVTTL, LVCMOS
CONNECTIONS
Connect VTD0, VTD0, VTD1, VTD1, VTSEL to V CC
Connect VTD0, VTD0 together for D0 input. Connect VTD1, VTD1 together for D0 input.
Leave VTSEL open for SEL input.
Bias VTD0, VTD0, VTSEL and VTD1, VTD1 Inputs within (V CMR ) Common Mode Range
Standard ECL Termination Techniques. See AND8020/D.
An external voltage should be applied to the unused complementary differential input.
Nominal voltage 1.5 V for LVTTL and V CC /2 for LVCMOS inputs.

118 Highspeed-Datentransfer
NB7L86M
Application Information
All inputs can accept PECL, CML, and LVDS signal
levels. The input voltage can range from V CC to 1.2 V.
Examples interfaces are illustrated below in a 50
environment (Z = 50 ).
V CC
V CC
50 50
NB7L86M
Q
Z
D
50
NB7L86M
Q
Z
V CC
V TD
V EE
V CC
D
V TD
50
V EE
Figure 21. CML to CML Interface
V CC
V CC
Recommended R T Values
V CC
R T
PECL
Driver
R T
50
50
Z
Z
V Bias
D
D
V TD
50
50
NB7L86M
R T
V EE
5.0 V 290
3.3 V 150
2.5 V 80
V EE
V BIAS
V TD
V EE
Figure 22. PECL to CML Receiver Interface
V CC
V CC
LVDS
Driver
Z
Z
D
D
50
50
NB7L86M
V TD
V EE
V TD
V EE
Figure 23. LVDS to CML Receiver Interface

119
Kapitel 7
Der Mikrocomputer
Prinzipaufbau eines Mikrocomputers:
Bild 7.1: Blockschaltung eines Mikrocomputers
Im Detail:
- Mikroprozessor
- Bus-Systeme
„Bus“: Sammelleitungen zum Senden und Empfangen
von binären Informationen.

120 Der Mikrocomputer
7.1 Der Mikroprozessor
Prinzipaufbau des Prozessors:
Steuereinheit:
- Befehlsregister
- Befehlsdekoder
- Zeitablaufsteuerung
Bild 7.2: Aufbau des Mikroprozessors

7.1 Der Mikroprozessor 121
7.1.1 Rechenwerke
Bild 7.3: Darstellung des ALU - Schemas
Allgemein: Berechnung des Ergebnisses S einer Operation (z.B. ⊙)
zwischen n-Bit Operanden A und B.
A = (a n−1 , ...., a 0 ) ; B = (b n−1 , ...., b 0 )
S = (s n−1 , ...., s 0 )
S = A⊙B n = 8, 16, 32, 64, ...
Einsatz im Computer zur Durchführung von
a) Arithmetischen und logischen Berechnungen.
b) Vergleichen, z.B. if A ≥ B .
c) Adressberechnungen.

122 Der Mikrocomputer
Realisierung der logischen Funktionen
(Bus-Schaltplan!) hier n=32
Bild 7.4: Illustration der ALU-Realisierung
7.1.2 Arithmetische Operationen
Sämtliche arithmetische Operationen lassen sich auf Additionen zurückführen.
Volladdierer (Full Adder, FA) liefern ein Übertragsbit (Carry bit / Carry flag).
N-Bit Binäraddierer: Ripple Carry Adder (RCA)
Bild 7.5: Aufbau eines Ripple Carry Adders

7.1 Der Mikroprozessor 123
Nachteil des RCA:
Rechenzeit = n · Additionszeit eines FA
Abhilfe:
Berechnung der Übertragungsbits mittels zusätzlicher Hardwarelösung.
Darstellung in der 4. Übung!
N-Bit-Addierer berechnet die Summe der Zahlen
A = n−1 ∑
k=0
a k · 2 k und B = n−1 ∑
k=0
b k · 2 k
∑
und c −1 als S = n s k · 2 k
s n ist das Übertragsbit; c −1 ist Übertragseingang
Beispiel: n = 8 A = 117 117
B = 213 213
1
c −1 = 1 331
1. Schritt: Übertragsbit (CY) berechnen:
k=0
A 01110101
B 11010101
CY 11101011
S 101001011 = 331

124 Der Mikrocomputer
CY kann üblicherweise im Rechner abgefragt werden.
Rechner haben oft 2 Addierwerke:
ADD A,B S:= A + B
ADDC A,B S:= A + B + CY
Inkrementierung: S = A’ = A+1
Subtraktion:
Setze B = 0 und C −1 = 1
(hier n=8, 8 Bit = 1 Byte)
1. Schritt: Bildung des 2-Komplements (2kpl)
2kpl (B) = 1kpl (B) + 1
Beispiel:
⇒ Addition
B: 00000001
1kpl 11111110
2kpl 11111111
2. Schritt: Addition A + 2kpl (B)
Beispiel:
A: 01110101 A = 117 c −1 = 0
+ 2kpl (B): 11111111 B = 1
CY: 11111110
S: 1|01110100 ̂= 116

7.1 Der Mikroprozessor 125
Addier- /Subtrahier- /Inkrement- und Dekrementeinheit
Dekrementierung: S = A’ = A-1
Bild 7.6: n-Bit Addierer
Setze B = 0 und C −1 = 1
⇒ Subtraktion
Multiplikation und Division:
→ siehe Folge-Vorlesungen!