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Programmierbare LogikSkalierbares DatenmodellDie Kernfunktionen einer FPGA-Design-Suite begleiten alleSchritte der physikalischen Implementierung: Synthese, Flächenaufteilung,Platzierung, Verschaltung, Analyse von Leistungsbedarfund Timing sowie Optimierung und ECO. Mit Vivado hatXilinx dafür einen zeitgemäßen Entwicklungsablauf geschaffen,der die Anwender zügig zum erfolgreichen Design-Abschlussführt.Als Basis dient eine einziges, gemeinsam genutztes und skalierbaresDatenmodell, auf das aus allen Design-Schritten zugegriffenwerden kann: Synthese, Simulation, Flächenaufteilung, Platzierungmit Verschaltung und anderen. Dies ermöglicht umfassendesDebugging und Analysen, so dass dem Anwender transparenterEinblick in entscheidende Design-Metriken, wie Timing, Leistungsbedarf,Ressourcenausnutzung und Verschaltungsengstellenviel früher im Design-Prozess gewährt wird. Deren anfänglich geschätzteStartwerte gewinnen in dem Maße an Genauigkeit, in demder Design-Prozess fortschreitet.Über dieses einheitliche Datenmodell kann Xilinx sein neuesmehrdimensionales und analytisches Platzierungs- und Verbindungs-Toolmit dem RTL-Synthesewerkzeug, mit neuen mehrsprachigenSimulatoren und individuellen Tools, wie dem IP-Generator,dem Pin-Editor oder Flächenplaner verbinden. Durchdiese enge Kopplung kann sich der Anwender, der weitgehend automatisierteDienste anstößt, darauf verlassen, dass die meiste Arbeitkorrekt erledigt wird. Aber auch der Power-Anwender, dergerne jeden Schritt individuell festlegen möchte, bekommt bessereAnalyseergebnisse und stärkeren Durchgriff für seine Design-Vorstellungen.Hierarchische Chip-Aufteilung mit schneller SyntheseMit den wachsenden Fähigkeiten von FPGAs geraten die damit realisiertenSysteme auf dem Chip immer umfangreicher. Nach demMotto „Teile und Herrsche" bietet Vivado dem Anwender dafür dieMöglichkeit, große Designs aufzuteilen und jeweils getrennt zusynthetisieren, zu implementieren und dann zu verifizieren. Eineneue Art der Design-Bewahrung konserviert wiederholbare Timing-Ergebnisseund ermöglicht damit eine partielle Rekonfigurierungdes Designs.Ebenfalls neu gestaltet wurde die Synthese-Engine, die Millionenvon Logikzellen handhaben kann. Sie bietet überragende Unterstützungfür die synthetisierbare Untermenge von System Verilog– besser als jedes andere Tool auf dem Markt. Sie arbeitet auchdreimal schneller als XST, die von der Design Suite ISE bekannteSynthesetechnologie von Xilinx. Darüber hinaus bietet sie eineQuick-Option, mit der Entwickler rasch ein Gefühl für die Flächeals auch den Umfang des Designs gewinnen können. Das befähigtsie insbesondere, Fehler bis zu 15-mal schneller als vorher auf derRTL-Ebene oder im Gate-Level-Schaltplan aufzuspüren und zubeseitigen.Auf einen BlickEngpässe überwindenNeuere Entwicklungen, wie die erweiterbare Processing-PlattformZynq EPP, die revolutionäre dreidimensionale SSI (stacked siliconinterconnect)-Verbindungstechnik der Virtex-7-Bausteine oder die Integrationvon ARM- und Xilinx-Subsystemen, Algorithmen und Ein/Ausgängen ermöglichen den Aufbau kompletter Systeme auf demChip. Diese außergewöhnlichen Fähigkeiten bündelt der Begriff ALL-Programmable Devices für leistungsstarke programmierbare System-Integration.infoDIREKT www.all-electronics.de503ei0612Multidimensionale PlatzierungFrühere Generationen von FPGA-Entwurfswerkzeugen gingen beider Platzierung und Verbindung prinzipiell eindimensional vor:Das Timing war vorgegeben und ein heuristisches Optimierungsverfahrensuchte pseudozufällig nach einem geeigneten Platz fürdie Logikzellen, deren Lage die Zeitvorgaben am besten erfüllten.Dieses Vorgehen machte bei den bisherigen, kleineren Designs vonunter einer Million Gattern durchaus Sinn, da Zeitverzögerungenim Wesentlichen von den Logikzellen herrührten. Bei den heutigenumfangreichen Entwürfen und den verbesserten Silizium-Fertigungsprozessentragen aber Verbindungen und ihre Verdichtungwesentlich stärker zu Verzögerungen bei, so dass die Ergebnisseder eindimensionalen Vorgehensweise bei größeren Komplexitätenimmer mehr Unsicherheiten aufweisen dürften.Im Hinblick auf eine Zukunft im Multimillionen-Gate-Raumentwickelte Xilinx für Vivado eine moderne, multidimensionaleanalytische Platzierungs-Engine, deren Leistung den teuren Placeand-Route-Toolsfür ASICs Paroli bieten kann. Sie findet analytischeine Lösung, die in erster Linie drei Dimensionen eines Designsminimiert: Timing, Dichte und Verdrahtungslänge. Dasfunktioniert auch für 10 Millionen Gatter schnell, deterministischund mit gleichbleibend starker Ergebnisqualität. Da alle drei Faktorensimultan behandelt werden, sind weniger Iterationen nötig.Bild 3 verdeutlicht die Abhängigkeit der Laufzeit für Place-and-Route von der Bausteinkomplexität in Codezeilen LC (lines ofcode). Die bisher eingesetzte Entwicklungsumgebung ISE braucht,wie der Mitbewerb auch, 12 Stunden für die Bearbeitung von einerMillion Codezeilen. Vivado dagegen schafft das gleiche Pensum innur 4,6 Stunden mit dem angenehmen Nebeneffekt, dass die Laufzeitweniger variiert und damit wesentlich besser abgeschätzt werdenkann.Was mit der neuen Entwicklungsumgebung erreicht werdenkann, zeigt folgendes Entwurfsbeispiel: Die RTL-Beschreibung fürdie Zynq-7000 EPP Emulations-Plattform, ein sehr großes undkomplexes Design, wurde sowohl in die ISE Design Suite als auchin die Vivado Design Suite zur automatisierten Behandlung eingegeben.Zielsystem war in beiden Fällen das größte FPGA von Xilinx,ein Virtex-7 2000T mit SSI. Während die Place-and-Route-Engine der Vivado Design Suite nur 5 Stunden zur Platzierung der1,2 Millionen Logikzellen brauchte, war die ISE Design Suite (Version13.4) erst nach 13 Stunden damit fertig. Die Ergebnisse unterscheidensich signifikant und sind im Bild 4 zusammengestellt:Danach schaffte Vivado die Aufgabe mit wesentlich weniger Ver-www.elektronik-industrie.deelektronik industrie 06 / 201223