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nested page table (NPT) per tradurre gli indirizzi fisici del guest in indirizzi fisici di sistema, e lascia al guest il controllo completo sulle sue page tables; a differenza dello shadow paging, una volta che le NPT vengono riempite, l’hypervisor non deve intercettare ed emulare le modifiche della gPT da parte del guest. Sia il guest che l’hypervisor hanno la propria copia del processor state che riguarda il paging (come i registri CR3, CR0, CR4); la gPT mappa gli indirizzi virtuali guest in indirizzi fisici guest, mentre la nPT mappa gli indirizzi fisici guest in indirizzi fisici di sistema. Guest e nested page tables sono impostate dal guest e dall’hypervisor rispettivamente; quando una guest tenta di accedere alla memoria usando un indirizzo virtuale, il page walker effettua un cammino bi-dimensionale usando la gPT e la nPT per tradurre gli indirizzi. Figura 3.9: nested paging Nella figura è descritto il funzionamento del Nested Paging con un indirizzo a 64 bit. Consideriamo il caso di un accesso da parte del guest all’indirizzo virtuale V [20]: l’hardware utilizza l’indirizzo nel registro CR3 per individuare il primo livello della page table guest; CR3 contiene un indirizzo fisico guest, che deve essere tradotto in indirizzo fisico host: si percorre la nested page table per ottenere un puntatore fisico 60
host al primo livello della gPT. Nella figura, l’indirizzo in CR3, attraverso il nested walk, passa da indirizzo fisico guest a indirizzo fisico host che punta al primo livello della gPT (da gCR3 a gPML4E); l’hardware legge la gPML4E (la guest Page Map Level-4 Entry), che, ancora, ha un indirizzo fisico guest da tradurre in indirizzo host: attraverso un nested walk si ottiene il livello successivo della page table guest (gPDPE); così via, si percorrono i livelli della gPT fino all’ultimo; la gPTE punta a un indirizzo fisico guest X, che viene tradotto in indirizzo fisico di sistema Y. Il page walker riempie la TLB con la entry appropriata (V,Y) e riprende l’esecuzione del guest, il tutto senza intervento dell’hypervisor. I processori AMD che supportano il nested paging usano la stessa TLB per memorizzare le traduzioni, sia se il processore si trovi nel Guest Mode, sia se si trovi nell’Host Mode: nel primo caso la TLB mappa gli indirizzi virtuali guest in indirizzi fisici di sistema, nel secondo caso, invece, mappa gli indirizzi virtuali host in indirizzi fisici di sistema. Inoltre, i processori AMD sono dotati di una nuova tabella, la Nested TLB (NTLB), che memorizza le traduzioni da indirizzi guest-physical a indirizzi system-physical, per accelerare il percorso della nested page table. A differenza dello shadow paging, che richiede all’hypervisor di conservare una sPT per ogni gPT, un hypervisor che sfutta il Nested Paging può creare una singola nPT per mappare l’intero spazio di indirizzamento del guest: in questo modo si impiega meno memoria rispetto all’implementazione equivalente con la tecnica di shadow paging. Il Nested Paging, come abbiamo visto, elimina gli overhead legati alla virtualizzazione software-only, introducendo un livello di traduzione in più. Questo, però, determina un costo maggiore per le TLB miss (rispetto alle TLB miss del paging non-nested), perché il page walker deve percorrere simultaneamente la gPT e la nPT per tradurre un indirizzo. 61
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