Memory-Meister - elektronikJOURNAL

Bild: Xilinx
Kein Hochstapler
Xilinx bringt Stacked-Silicon-Interconnect-Technik
Wie kommen mehr Logikgatter in einen Baustein, als auf einen Chip passen?
Klar, man packt mehrere Chips ins Gehäuse. Mit einer neuen Stapeltechnik
sorgen Xilinx und TSMC nun für hundert mal schnellere Verbindungen zwischen
den nebeneinander liegenden Chips als bei monolithischen Bausteinen und sie
erhöhen die Logikdichte auf das zwei- bis dreifache.
Da steckt mehr drin: Mit
der Stacked-Silicon-Interconnect-Technik
hat
Xilinx nach eigenen
Angaben einen Durchbruch bei
Logikkapazität, Bandbreite und
Verlustleistung geschafft . Diese
neue Technik kombiniert mehrere
FPGA in einem Gehäuse. Nötig
ist das bei Anwendungen, deren Bedarf an Rechenleistung und
Bandbreite sich nur durch extreme Transistor- und Logikdichten
stillen lässt. Durch den Einsatz von 3D-Packaging- und TSV-Techniken
(Th rough-Silicon Vias, Durchkontaktierungen im Silizium)
bei den 28-Nanometer-FPGA der Xilinx-7-Serie bieten die Targeted-Design-Plattformen
mehr als die doppelte Performance, die
mit den größten Ein-Chip-FPGA möglich ist.
Auf zu neuen Applikationen
Vincent Tong, Xilinx’ Senior Vice President, betont die Vorteile:
„Die 28-Nanometer-FPGA der Xilinx-7-Serie mit bis zu zwei Millionen
Logikzellen vergrößern die Palette an Applikationen, die
mit programmierbarer Logik möglich sind. Unsere Stacked-Silicon-Interconnect-Technik
macht diese Steigerung erst möglich.“
Der Experte ergänzt, wie es dazu kam: „Fünf Jahre intensive Forschungs-
und Entwicklungsarbeit von Xilinx, gekoppelt mit den
führenden Technologien von TSMC, haben zu einer innovativen
Lösung geführt, die es den Entwicklern von elektronischen Syste-
Der Silizium-
Interposer
verbindet die
einzelnen Chips im
Gehäuse mit hoher
Bandbreite und
niedriger Latenz.
Lokalthema
Produkt des Monats
”
men erlaubt, die Vorzüge
von FPGA weiter in ihrem
Fertigungsablauf zu nutzen.“
Shang-yi Chiang , Senior
Vice President of R&D
bei TSMC , führt weiter aus:
„Verglichen mit traditionellen
monolithischen FPGA
ist das Multichip-Gehäuse
ein innovativer Weg, hoch integrierte programmierbare Bausteine
mit höherer Ausbeute und Zuverlässigkeit sowie verbesserten Eigenschaft
en bezüglich des Temperaturgradienten und der Stresstoleranz
zu realisieren. Die Anwendung von TSV und Silizium-
Interposern bei der Umsetzung der Stacked-Silicon-Interconnect-
Technik verspricht ein reduziertes Entwicklungsrisiko. Damit ist
Xilinx mit gut entwickelten Prüfmustern, die die Kriterien des Unternehmens
zum Nachweis der Entwickelbarkeit, Validierung der
Fertigung und Abschätzung der Zuverlässigkeit erfüllen, auf dem
besten Weg zur Serienproduktion.“ Erste Bausteine sind für die
zweite Hälft e 2011 geplant.
Innerhalb der Stapelstruktur werden die Daten zwischen mehreren
benachbarten FPGA-Chips über mehr als 10 000 Routing-Verbindungen
übertragen. Verglichen mit den Standard-I/O-Schnittstellen,
die nötig sind, um zwei FPGA zusammen auf einer Leiterplatte
zu integrieren, liefert die Stacked-Silicon-Interconnect-
Technik eine über 100fach größere Verbindungsbandbreite von
Chip zu Chip pro Watt, bei einem Fünft el der Latenz, ohne serielle
oder parallele I/O-Ressourcen nutzen zu müssen. Weil die nackten
Chips nahe zusammen und mit dem Ball-Grid-Array verbunden
sind, kann Xilinx Probleme mit dem Wärmefl uss und im Designablauf
bei den Entwicklungswerkzeugen vermeiden, die sonst bei
Einsatz einer rein vertikalen Chip-Stapel-Methode vorhanden wären.
Die 28-Nanometer-HPL-Prozesstechnik (High Performance,
Low Power) bietet ein komfortables Leistungsbudget. (lei) ■
Mit der industrieweit führenden
Logikdichte von bis zu zwei
Millionen Logikzellen werden
neue Applikationen für FPGA möglich:
Vincent Tong ist Senior VP Worldwide
Quality and New Product Introductions
bei Xilinx in San Jose, Kalifornien.
PRODUKT
DES MONATS
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Vorteil Mehrere Chips in einem Gehäuse zu stapeln, spart Platz auf der
Platine und gibt mehr Rechenleistung sowie höhere Bandbreiten.
www.elektronikjournal.com elektronikJOURNAL 11 / 2010 69