Sistema multicanal para aquisiç˜ao de dados em um ... - CBPFIndex

A primeira etapa de cada canal de digitalização é um circuito amplificador que possui
entrada de sinal single-ended e saída diferencial, forma mais indicada conforme manual
do fabricante do ADC [54]. No conversor, o sinal analógico é amostrado e digitalizado de
forma ininterrupta, operando em modo chamado free running. A palavra digital resultante
da conversão fica disponível em sincronismo com um sinal de clock de 60 MHz gerado
pelo FPGA. Os dados do primeiro canal são sincronizados com a borda de subida do
clock, enquanto os dados do segundo canal são sincronizados com a borda de descida. Tal
característica permite a transferência síncrona dos dados convertidos para o FPGA, o qual
controla o fluxo de dados na aquisição e os armazena em memórias internas do tipo FIFO
(First-In First-Out). Detalhes sobre o circuito lógico sintetizado nos FPGAs serão vistos
na subseção 3.4. Seguindo o diagrama mostrado na Figura 3.8, os dados disponíveis nas
memórias internas podem ser transferidos pelo barramento de comunicação USB através
do controle realizado pelos circuitos lógicos no FPGA.
O MPD possui um único circuito integrado conversor tempo-digital, o TDC F1 [55],
fabricado pela empresa Acam. O F1 tem 8 canais com resolução em torno de 120 ps
por canal e 16 bits de precisão, podendo medir intervalos de tempo entre 5 ns e 7, 8 µs.
A resolução é ajustável pela configuração de registradores internos e calibrada por um
cristal de quartzo através de um circuito PLL (Phase Locked Loop). Há apenas um sinal
de Start comum a todos os canais de Stop. Assim que é detectado o sinal de Start, o TDC
inicia o processo de medida de tempo, aguardando os sinais de Stop. Havendo algum,
coloca no barramento digital de saída o valor convertido, identificando o respectivo canal
da conversão. Todos os sinais deste barramento se conectam ao FPGA, onde os circuitos
lógicos sintetizados se encarregam de receber os dados convertidos, para posterior envio
ao computador através da USB.
Além dos principais componentes já mencionados, estão presentes na placa um dis-
positivo de configuração do FPGA, com interface JTAG (Joint Test Action Group), que
armazenam a lógica sintetizada, e também componentes eletrônicos ativos e passivos,
essenciais para o funcionamento de todos os outros dispositivos.
Para acondicionar as placas de um conjunto MPD Box, foram construídas estruturas
mecânicas e espaçadores feitos de acrílico com suportes de parafuso. A Figura 3.9 mostra
a estrutura construída e a montagem das placas. A interface USB foi soldada ao MPD
superior, onde o conector DB-25 macho foi soldado na parte de baixo da placa. Esta
mudança provoca uma inversão dos sinais nos pinos do conector, que foi contornado
invertendo-se o conector fêmea no cabo flat.
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